先进制程SoC设计兴革 HLS开发工具崭露头角

2014-10-13 08:35:02来源: 新电子

    系统单晶片(SoC)微架构设计方法兴起新变革。随着半导体制程迈入16奈米与鳍式场效电晶体(FinFET)世代,SoC的设计已变得更为复杂,促使电子设计自动化(EDA)和现场可编程闸阵列(FPGA)厂商,竞相推出各种高阶层合成(HLS)设计工具,以协助晶片开发人员在更高抽象层级上进行电路设计、验证和模拟。

    Calypto总裁暨执行长Sanjiv Kaul(右)表示,随着SoC微架构设计变得愈来愈复杂,传统的RTL设计方法已不敷使用,新的HLS设计概念将变得更为重要。右为Calypto行销副总裁Mark Milligan

    Calypto总裁暨执行长Sanjiv Kaul表示,传统晶片设计流程中,晶片商主要系仰赖系统语言设计与实体电路设计等两个团队以完成晶片开发,不过,这两者之间却存在着明显的断层。事实上,由SystemC及Synthesizable C++等系统程式语言转译成RTL实体电路代码的过程中,尚须经过好几道流程,如人工编写RTL代码、RTL面积及时序优化等,此过程中将涉及大量的准确性和可靠性验证,而许多的编码错误(Bug)也是在这个流程中所产生。

    Kaul进一步指出,随着FinFET等先进制程竞赛的来临,SoC设计将变得更为复杂;而即便SoC业者停留在28奈米及其以上的制程,仍须持续追求体积更小、功耗更低、效能更高的设计,因此如何优化晶片微架构以达到上述目标,就成为晶片商的首要挑战。

    不过,传统RTL设计流程由于错误风险较高,已难以符合SoC业者的期待,遂使得可将SystemC及Synthesizable C++等系统程式语言转译成RTL代码的新设计方法--HLS,开始崭露头角。部分EDA厂商和学术机构已积极投入HLS技术的发展,并于近期推出实际的解决方案,正式导入商业应用,已为SoC设计业者所接受。

    Calypto行销副总裁Mark Milligan表示,目前绝大部分EDA业者推出的设计工具皆停留在RTL层级,主要用来加速RTL编码转译成逻辑闸的过程;不过,随着HLS设计概念渐渐深植于SoC业者心中,此类工具及平台未来的市场发展潜力将备受期待。

    事实上,除Calypto之外,尚有另外两家厂商也已推出HLS设计方案,分别为益华电脑(Cadence)及赛灵思(Xilinx)。Milligan分析,赛灵思的解决方案系针对低阶FPGA市场,益华电脑的产品则锁定特定应用积体电路(ASIC)市场;而Calypto的HLS设计工具则能同时用于优化ASIC及FPGA的设计流程,此为该公司独特的市场优势。

    据了解,Calypto的HLS设计平台--Catapult,相较于传统的人工编写RTL代码方式,能提升大约十倍的设计生产力,大幅减少RTL编码生成的时间。Catapult设计平台整合了ASIC及FPGA模型建立(Modeling)、合成、验证流程,以让晶片设计人员能有更充裕的时间和条件摸索如何优化微架构和介面,打造最佳的设计方案。

关键字:SoC  HLS  开发工具

编辑:刘燚 引用地址:http://www.eeworld.com.cn/mcu/2014/1013/article_16469.html
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