一篇文章说清半导体制程发展史

2017-07-03 17:35:04来源: 电子产品世界 关键字:半导体  晶体管

  半导体制造工艺节点是如何演进的?晶体管的架构是怎样发展成如今模样的?下面告诉你...下面就随半导体小编一起来了解一下相关内容吧。

  首先,技术节点是什么意思呢?常听说的,诸如,台积电16nm工艺的Nvidia GPU、英特尔14nm工艺的i5,这个长度的含义,具体的定义需要详细给出晶体管的结构图才行,简单地说,在早期,可以认为是晶体管的尺寸。

  这个尺寸很重要,因为晶体管的作用,简单地说,就是把电子从一端(S),通过一段沟道,送到另一端(D),这个过程完成之后,信息的传递就完成了。因为电子的速度是有限的,在现代晶体管中,一般都是以饱和速度运行的,所以需要的时间基本就由这个沟道的长度来决定。越短,就越快。

  这个沟道的长度,和前面说的晶体管的尺寸,大体上可以认为是一致的。但是二者有区别,沟道长度是一个晶体管物理的概念,而用于技术节点的那个尺寸,是制造工艺的概念,二者相关,但是不能完全划等号。

  在微米时代,这个技术节点的数字越小,晶体管的尺寸也越小,沟道长度也就越小。但是在22nm节点之后,晶体管的实际尺寸,或者说沟道的实际长度,是长于这个数字的。比方说,英特尔的14nm的晶体管,沟道长度其实是20nm左右。

  这里就涉及到三个问题:

  第一,为什么要把晶体管的尺寸缩小?以及是按照怎样的比例缩小的?这个问题就是在问,缩小有什么好处?

  第二, 为什么技术节点的数字不能等同于晶体管的实际尺寸?或者说,在晶体管的实际尺寸并没有按比例缩小的情况下,为什么要宣称是新一代的技术节点?这个问题就是在问,缩小有什么技术困难?

  第三, 具体如何缩小?也就是,技术节点的发展历程是怎样的?在每一代都有怎样的技术进步?在这里我特指晶体管的设计和材料。

  下面尽我所能来回答,欢迎指正。

  第一个问题,一部分的答案已经说了,因为越小就越快。这个快是可以直接翻译为基于晶体管的集成电路芯片的性能上去的。下面以微处理器CPU为例,如下图所示。



  上边这张图的信息量很大,绿色的点,代表CPU的时钟频率,越高当然越快。可以看出直到2004年,CPU的时钟频率基本是指数上升的,背后的主要原因就是晶体管的尺寸缩小。

  另外一个重要的原因是,尺寸缩小之后,集成度(单位面积的晶体管数量)提升,这有多个好处,一来可以增加芯片的功能,二来,根据摩尔定律,集成度提升的直接结果是成本的下降。

  这也是为什么半导体行业50年来如一日地追求摩尔定律的原因,因为如果达不到这个标准,你家的产品成本就会高于能达到这个标准的对手,你家就倒闭了。

  还有一个原因是晶体管缩小可以降低单个晶体管的功耗,因为缩小规则的要求,同时会降低整体芯片的供电电压,进而降低功耗。

  但也有例外,从物理原理上说,单位面积的功耗并不降低。因此这成为了晶体管缩小的一个很严重的问题,因为理论上的计算是理想情况,实际上,不仅不降低,反而是随着集成度的提高而提高的。

  2000年前后,人们已经预测到,根据摩尔定律的发展,如果没有什么技术进步的话,晶体管缩小到2010年前后时,其功耗密度可以达到火箭发动机的水平,这样的芯片当然是不可能正常工作的。即使达不到这个水平,温度太高也会影响晶体管的性能。

  事实上,业界现在也没有找到真正彻底解决晶体管功耗问题的方案,实际的做法是:一方面降低电压(功耗与电压的平方成正比),一方面不再追求时钟频率。因此在上图中,2005年以后,CPU频率不再增长,性能的提升主要依靠多核架构。这个被称作“功耗墙”,至今仍然存在,所以你买不到5GHz的处理器,4GHz的都几乎没有。

  以上是三个缩小晶体管的主要诱因。可以看出,都是重量级的提升性能、功能、降低成本的方法,所以业界才会一直坚持到现在。

  那么是怎样缩小的呢?物理原理是恒定电场,因为晶体管的物理学通俗的说,是电场决定的,所以只要电场不变,晶体管的模型就不需要改变,这种方式被证明效果最佳,被称为Dennard Scaling,提出者是IBM。

  电场等于电压除以尺寸。既然要缩小尺寸,就要等比降低电压。

  如何缩小尺寸?简单粗暴:将面积缩小到原来的一半就好了。面积等于尺寸的平方,因此尺寸就缩小大约0.7。如果看一下晶体管技术节点的数字:

  130nm 90nm 65nm 45nm 32nm 22nm 14nm 10nm 7nm (5nm)

  会发现是一个大约以0.7为比的等比数列。现在,这只是一个命名的习惯,跟实际尺寸已经有差距了。

  第二个问题,为什么现在的技术节点不再直接反应晶体管的尺寸呢?

  原因也很简单,因为无法做到这个程度的缩小了。有三个主要原因:

  首先,原子尺度的计量单位是埃,为0.1nm。

  10nm的沟道长度,也就只有不到100个硅原子而已。未来晶体管物理模型是这样的:用量子力学的能带论计算电子的分布,但是用经典的电流理论计算电子的输运。

  电子在分布确定之后,仍然被当作一个粒子来对待,而不是考虑它的量子效应。因为尺寸大,所以不需要。但是越小,就越不行,就需要考虑各种复杂的物理效应。

  其次,即使用经典的模型,性能上也出了问题,这个叫做短沟道效应,其效果是损害晶体管的性能。

  短沟道效应其实很好理解,通俗地讲,晶体管是一个三个端口的开关,其工作原理是把电子从一端(源端)送到另一端(漏端),这是通过沟道进行的,另外还有一个端口(栅端)的作用是,决定这条沟道是打开的,还是关闭的。这些操作都是通过在端口上加上特定的电压来完成的。

  晶体管性能依赖的一点是,必须要打得开,也要关得紧。短沟道器件,打得开没问题,但是关不紧,原因就是尺寸太小,内部有很多电场上的互相干扰,以前都是可以忽略不计的,现在则会导致栅端的电场不能够发挥全部的作用,因此关不紧。关不紧的后果就是有漏电流,简单地说就是不需要、浪费的电流。

  可不能小看这部分电流,因为此时晶体管是在休息,没有做任何事情,却在白白地耗电。目前,集成电路中的这部分漏电流导致的能耗,已经占到了总能耗的近50%,所以也是目前晶体管设计和电路设计的一个最主要的难题。

  第三,制造工艺也越来越难做到那么小的尺寸了。

  决定制造工艺的最小尺寸的,叫做光刻机。它的功能是,把预先印制好的电路设计,像洗照片一样洗到晶片表面上去,在我看来就是一种bug级的存在,因为吞吐率非常地高。否则那么复杂的集成电路,如何才能制造出来呢?比如英特尔的奔腾4处理器,据说需要30~40多张不同的设计模板,先后不断地曝光,才能完成整个处理器的设计印制。

  但是光刻机,顾名思义,是用光的,当然不是可见光,但总之是光。

  而稍有常识就会知道,所有用光的东西,都有一个问题,就是衍射。光刻机也不例外。

  因为这个问题的制约,任何一台光刻机所能刻制的最小尺寸,基本上与它所用的光源的波长成正比。波长越小,尺寸也就越小,这个道理是很简单的。

  目前的主流生产工艺采用荷兰艾斯摩尔生产的步进式光刻机,所使用的光源是193nm的氟化氩(ArF)分子振荡器产生的,被用于最精细尺寸的光刻。

  相比之下,目前的最小量产的晶体管尺寸是20nm (14nm node),已经有了10倍以上的差距。

  有人会问,为何没有衍射效应呢?

  答案是业界10多年来在光刻技术上投入了巨资,先后开发了各种魔改级别的暴力技术,诸如浸入式光刻(把光程放在某种液体里,因为光的折射率更高,而最小尺寸反比于折射率)、相位掩模(通过180度反向的方式来让产生的衍射互相抵消,提高精确度),等等,就这样一直撑到了现在,支持了60nm以来的所有技术节点的进步。

  又有人会问,为何不用更小波长的光源呢?

  答案是,工艺上暂时做不到。

  是的,高端光刻机的光源,是世界级的工业难题。

  以上就是目前主流的深紫外曝光技术(DUV)。业界普遍认为,7nm技术节点是它的极限了,甚至7nm都不一定能够做到量产。下一代技术仍然在开发之中,被称为极紫外(EUV),其光源降到了13nm。但是别高兴地太早,因为在这个波长,已经没有合适的介质可以用来折射光,构成必须的光路了,因此这个技术里面的光学设计,全部是反射,而在如此高的精度下,设计如此复杂的反射光路,本身就是难以想象的技术难题。

  这还不算(已经能克服了),最难的还是光源,虽然可以产生所需的光线,但是强度远低于工业生产的需求,造成EUV光刻机的晶圆产量达不到要求,换言之,拿来用就会赔本。一台这种机器就上亿美元。所以EUV还属于未来。

  基于以上三个原因,其实很早开始就导致晶体管的尺寸缩小进入了深水区,越来越难,到了22nm之后,已经无法做大按比例缩小了,因此就没有再追求一定要缩小,反而是采用了更加优化的晶体管设计,配合CPU架构上的多核多线程等一系列技术,继续为消费者提供相当于更新换代了的产品性能。

目前,技术节点的数字仍然在缩小,但

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关键字:半导体  晶体管

编辑:李强 引用地址:http://www.eeworld.com.cn/manufacture/article_2017070315786.html
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