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新兴芯片技术解决方案
半导体行业现在要求的是可同时达成其技术和业务目标的解决方案。微捷码的Silicon One为这一问题提供了答案。本文首先从一个高层次视角阐述了半导体市场当前趋势;然后,简要介绍了微捷码的Silicon One方案,以及微捷码5大技术:Talus®、Tekton™、Titan™、FineSim™和Excalibur™。这些技术集成了统一的数据模型,可解决上市时间、产品差异化、成本、功耗和性能等主要业务问题,而这些都是芯片制造商目前在处理单芯片中数字和模块功能与存储器系统融合时所面临的问题。
软件大小:758 Kb星级:更新时间:2011-07-02
Talus_Vortex_CN最新技术文档
Talus Vortex®是工程师们在所有工艺节点上创建复杂的片上系统(SoC)时所选择的物理设计环境,在这些SoC中性能和功率管理至为重要。Talus Vortex通过提供一系列紧密集成的参考流程和一款基于微捷码统一数据模型的灵活集成化基础设施,可大大改善设计师生产率......
软件大小:1203.5 Kb星级:更新时间:2010-12-17
Talus Vortex FX 数据手册
Talus Vortex FX拥有微捷码全新 Distributed Smart Sync™(分布式智能同步)技术,为物理设计实现提供了无与伦比的吞吐量。Distributed Smart Sync 技术贯穿 Talus Vortex 物理实现流程的每个设计步骤,智能地管理分布和同步进程......
软件大小:226.08 Kb星级:更新时间:2010-12-17
以Talus Vortex和Talus Vortex FX解决32/28纳米IC实现问题
目前的高端ASIC/ASSP/SoC器件开发商可考虑分为三大类:主流、早期采用者和技术领导者。在写这篇文章的时候,主流开发商正致力于65纳米技术节点设计,早期采用者开发商正专注于45/40纳米节点设计,而技术领导者开发商正力求超越32/28纳米及更小尺寸节点设计。随着技术采用开发步伐的日益加快,下一代的早期采用者过渡到32/28纳米节点的时间将不会很久,而他们的主流开发商同行也将紧随其后。
软件大小:817.13 Kb星级:更新时间:2010-12-08
Tekton:下一代时序分析平台
时序收敛一直是设计流程中备受关注的一个阶段。时序收敛流程能多快完成可能决定着芯片是否能把握住关键的上市时机。为取得高良率的可正常工作的芯片,设计师必须对各种可能的时序情景加以分析,而在领先的工艺上时序情景的数量呈指数级增长,成为设计师们所面临着的重大时序收敛挑战之一。
软件大小:387.07 Kb星级:更新时间:2010-07-23
使用Hydra规划您的设计
Hydra 是一款可以单独使用的自动化平面布局图综合以及层次化的设计规划解决方案,具备完善的物理优化功能,确保了精确的平面布局图交付。同时,Hydra 也能够与微捷码的RTL-to GDSII 流程充分地整合在一起,确保了设计师们能够管理数百万门(级电路)设计的复杂度,从而可靠地实现时序收敛。除了诸如时序、面积以及拥塞等标准之外,Hydra前沿的平面布局规划算法将功耗也一并加以考虑。其结果就是,与通过传统的平面布局技术设计所得的芯片相比,以Hydra生成的平面布局图为基础的芯片可节省30%的功率。
软件大小:1009.71 Kb星级:更新时间:2010-01-27
真正的DFM 和DFY 需求
这篇白皮书解释在面对90纳米和65纳米技术标准时,为什么存在DFM/DFY的问题;当未来发展到更小的技术标准时,为什么这些问题将变得更加严重,以及为什么传承下来的设计工具和流程无法经过简单的装配来解决这些问题。同时本文还探讨了当前超深亚微米技术对真正DFM/DFY流程的核心需求。
软件大小:388.03 Kb星级:更新时间:2010-01-27
从库特征化到硅片的可制造性设计的完整流程
在数字集成电路(IC)的设计过程中,DFM(可制造性设计)的概念—直到最近—是指使用各种分辨率增强技术(RET)对GDSII文件的后处理过程,诸如光学邻近校正(OPC)、相移掩模(PSM)等。在65纳米及其以下技术的芯片制造过程中,这一概念不再可行。为了实现可被接受的性能及良率目标,整个设计流程必须有DFM意识。包括有DFM信息的库的特征化;有DFM意识的实现、分析及优化;以及— 最后 —有DFM意识的signoff验证。
软件大小:396.45 Kb星级:更新时间:2010-01-27
Talus Power 与 Quartz Rail:功耗优化
为了处理各种效应之间复杂的相互关系,有必要让功率优化工具彼此完全整合,同时也能够与流程中的其它分析和实施引擎相互整合,包括综合(synthesis)、布局和布线 (place-and-route)、电压降分析(voltage drop derating)、时序、优化和信号完整性分析。这种流程的架构应该能够保证所有的实施和分析引擎都能够通过一个统一数据库模型协同访问设计数据,而且通过一个工具所做出的任何变更,都能够立即被其它工具检测并验证。从而产生一个收敛的算法能够迅速地判定最优化的解决方案,而无需采取耗时
软件大小:359.69 Kb星级:更新时间:2010-01-27
用Talus qDRC将signoff验证引入物理实现
利用微捷码新的Talus qDRC工具,signoff物理验证目前已经成为现实。这一基于实施的工具创建了signoff的布局布线后标准,赋予了设计师们在同一设计环境中轻松修正所有错误的能力,以便更早地,更准确地随需预防成本问题,同时,保证了全部的数据完整性。设计师能够看到所有的层,所以不存在模糊不清的问题,修正方案也切实可行。同时,设计师还能够看见所有的单元和混合信号的硬件IP。最后,在Talus中能够获得一个signoff质量的设计校验。新的处理架构使得设计师能够获益于仅占用很少内存的跨多CPU的线性升
软件大小:536.02星级:更新时间:2010-01-27
Titan:统一自动全芯片混合信号设计解决方案
混合信号芯片完工修整往往是手工进行,同时包含了多项刚好在芯片投片前所需的工作。由于缺乏自动化,芯片完工修整活动和行动往往不能反映回主设计,而导致未来几代设计都无法重复使用。微捷码已藉由引进一个真正统一的、自动化的、全芯片的混合信号设计、分析和验证解决方案叫Titan,来对此作出回应。 Titan前所未有的整合水平和自动芯片完工修整,使芯片完工修整、模拟/定制数字设计实施和全芯片电路仿真的生产力显著增加。
软件大小:218.18 Kb星级:更新时间:2010-01-27
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