AD1672模数转换器的工作原理及其应用

2011-12-17 16:51:03来源: 互联网

一、 概述

       AD1672是美国adi公司最近推向市场的一种新型单片式模数转换器(ADC)。片上含有4个高性能采样保持放大器(sha)和4个闪烁式adc及电压基准。它采用4级流水线结构,输出带有误差修正逻辑电路,并采用bicmos工艺,从而保证在3msps采样速度下12位精度,在整个工作温度范围内不失码。由于ad1672输入sha具有快速建立特性,所以它既适合从负满度到正满度电压逐次切换多通道系统,又适合输入频率高达奈奎斯特速率的单通道采样。

        ad1672具有宽频带输入、单电源供电、低功耗和低价格等特点,非常适用于通信、图象处理和医疗设备新电路设计。 ad1672采用28脚plcc封装,工作温度范围为-40~+85°c,其引脚排列见图1,引脚功能说明见表1。

ad1672引脚排列

 

图1 ad1672引脚排列

  类型:ai—模拟输入;di—数字输入;p—电源; ao—模拟输出;do—数字输出。

  表1 ad1672引脚功能说明

       二、工作原理

       ad1672采用4级流水线闪烁式(flash),又称并行式模数转换结构(见图2)。

图2 ad1672 结构框图

  4级闪烁式adc的分辨率分别为4,4,3和4位,其中每两级之间重叠1位用来误差修正。用低噪声sha采集满度值,单端输入在167ns内具有12位精度。ad1672的工作过程,首先第一级闪烁式adc对输入信号进行4位近似转换,同时利用第1级数模转换器(DAC)将这4位数字量转换成对应的精确模拟量。再从第1级sha输出的模拟量减去第1级dac产生的模拟量得到一个残差。然后,第2级sha对这个残差进行采样和保持,第2级adc对此进行4位近似转换,同样利用第2个dac得到第2级残差。一但第2级sha进入保持方式,第1级sha便返回到采样方式,以采集新的输入信号。第3级转换与第1级和第2级类似,也由一个sha,一个adc和一个dac构成,不同之处分辨率不是4位而是3位。第4级,即最后一级转换仅由1个4位闪烁式adc构成,完成最终残差的模数转换。最后在修正逻辑单元,累计4级闪烁式adc构成15位输出,但由于在累计过程中采用了适当的误差修正方法,使最终输出字为12位。数字输出连同超量程指示(otr)都被锁存到输出缓冲器以驱动输出引脚。

  由于ad1672结构的每一级都有一个附加的sha,所以允许流水线转换。实际上这种模数转换器是由多级输入,同时转换,通过串行链方式完成四级转换过程。这表明,虽然这种转换器在每个时钟周期都具有捕获新输入信号的能力,但要完成全部转换并且在输出端呈现数字量,实际上只用2 1/2个时钟周期。这种“流水线延迟(pipeline delay)”在许多应用中它并不引人注意,只是在有些情况下才考虑这个问题。例如,在高速反馈环路要求使用adc的一些场合,只有提供一个理想的数字输出结果,才能对其输入信号进行补偿(例如,视频应用中的失调校准或零点恢复)。在这种情况下,在计算环路稳定性时,必须考虑通过流水线引起的时钟延时。另外,由于转换器同时在3个转换器上工作,所以在转换过程的主要交接处(例如,电源或基准引起的大的尖峰毛刺)会使3个采样数据变坏。最后应当说明,ad1672存在一个最小的时钟速率,低于这个最小值,sha的顶降率会使流水线信号变坏,这个最小时钟速率在25°c 时为20khz。通常时钟速率选取3mhz。

  ad1672的内部定时控制电路利用了时钟的上升沿和下降沿。ad1672在时钟输入的上升沿对模拟输入信号采样。当时钟处于低电平期间(处于时钟下降沿和上升沿之间),输入sha处于采样方式;当时钟处于高电平期间,则sha处于保持方式。由于这种器件利用时钟上升沿和下降沿定时,所以仅在时钟上升沿,抖动才很明显。

  三、应用

  1.模拟输入

  ad1672等效模拟输入电路如图3所示,其中输入sha及其辅助电阻网络很容易接成单极性(0~2.5v或0~5.0v)或双极性(-2.5~+2.5v),见图4。ad1672标称输入电阻rin,对于 2.5 v输入范围为2kω,对于5.0v输入范围为4kω。

等效模拟输入电路

 

图3 等效模拟输入电路

输入范围选择

图4 输入范围选择

      ad1672虽然是单电源+5v供电,但同样可用于交流输入信号,见图5。由于耦合电容器与ad1672的输入阻抗构成一阶高通滤波器,-3db转折频率f−3db计算公式为f−3db= 1 /(2 ×π × rin × ceq )

其中rin 为不同接法时的输入阻抗;ceq 为耦合电容器c1与c2的并联值。应当注意的是,c1一般使用大的电解电容或钽电容,有利于在高频段导通。又并联一个小陶瓷电容c2,使其在很宽的频率范围内在低频段仍然保持低阻抗特性。一般c1取10μf,c2取0.1~1.0μf。在直流耦合应用中,推荐使用缓冲放大器驱动AD1672的输入。一般选用高速、宽频带视频运算放大器。由于缓冲放大器与ad1672的输入电阻的相互作用,任何源电阻都要对增益误差和失调误差有影响。在直流精密测量应用中,调整电路实例请见ad1672的产品说明。对于使用电源电压大于6.5v的放大器,在ad1672的输入端推荐使用箝位电路。当出现故障时,它可使输入电压箝位到6.5v。

交流耦合输入接线图

图5 交流耦合输入接线图

  基准电压 ad1672的标称基准输出电压相对基准地(refcom)为2.5v。基准输入(refin)引脚可以接到基准输出(refout)引脚,也可接到高精度2.5v外部基准电压源(例如ad780b,ref192e,ref43b)。ad1672内部含有+2.5v曲率补偿带隙基准,虽然其绝对值和温漂系数都经过激光修整,但在refout与refcom引脚之间必须接一个1μf以上的补偿电容器。该基准源可提供最大负载电流为500μa,对于外接负载电流大于500μa情况下,需要外接缓冲放大器或上拉电阻器。

  数字输出 ad1672在不同的输入方式下输出的数据形式不同:对于单极性输入,输出数据是直接的二进制码;对于双极性输入,输出数据是偏移二进制码。当数字输出驱动电源(drvdd)引脚分别接+5v或+3.3v时,可使ad1672cmos数字输出驱动器接口分别适合+5v或3.3v逻辑电路。虽然ad1672可以提供足够大的输出电流来驱动范围很宽的逻辑电路,但是大的驱动电流会产生电源引起的毛刺,影响s/(n+d)性能。当ad1762驱动大的容性负载或大的扇出时,在drvdd 与v dd 引脚上都应外接去耦电容。在数据终端,需要外部缓冲器或锁存器,例如sn74hc541,74hc541。

  超量程

  当模拟输入电压超过输出范围(0~+2.5v,0~+5.0v,±2.5v)时,会产生超量程现象。ad1672提供超量程(otr)输出引脚,指示超量程,利用otr引脚和最高位(msb)的与非逻辑结果可确定欠量程(低电平)和超量程(高电平)状态。 增益误差和失调误差调整ad1672的增益误差、失调误差和线性误差出厂时已经调整到最小,但是有些应用仍需要通过外部调整将增益误差和失调误差调整到零。因为这两种误差相互影响,所以需要反复调整。利用otr引脚,监控它的输出可分别在负满度-fs和正满度+fs两种情况下将其调整到1/2 lsb范围内,具体调整电路请见ad1672产品说明。 接地与电源去耦适当地接地与去耦是高速、高分辩率数据采集系统的基本设计要求。ad1672的特点是将模拟电源、数字电源和地都分开,使系统模拟地和数字地电路电流得到最佳管理。通常模拟电源和数字电源都应分别对地接去耦电容,并应尽量靠近接地端。对于数字输出端呈现大的容性负载(通常每引脚为20pf),在drvdd引脚对数字地应接一个0.1μf陶瓷电容器。有关ad1672的详细应用情况,包括模数转换接口板的电路设计和印制线路板的布线,请参见ad1672产品说明。

关键字:应用

编辑:eeleader 引用地址:http://www.eeworld.com.cn/gykz/2011/1217/article_9113.html
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