基于DSP的QPSK调制的设计与实现

2011-06-19 14:41:49来源: 互联网

l 前言
   
随着电子技术的快速发展,对通信系统功能的要求不断提高。基于同样的硬件环境,由软件来完成不同的通信功能的方式趋于成熟,通过改变程序可以很灵活地更改通信系统的功能和性能。于是,可编程高速器件如DSP,ARM等成了现代数据通信系统的主要角色。数字调制是用载波信号的某些离散状态来表征所传送的信息,然后在接收端对载波信号的离散调制参量进行检测。
    四相相移键控(QPSK)方式已经在数字调制技术中占有越来越重要的地位,该调制方式广泛应用于卫星通信、电缆调制解调、视频会议系统、蜂窝电话和其他数字通信等领域。它具有适中的频谱利用率,很低的比特错误率。由于高速数字信号处理器(如TI公司TMS320系列)的广泛应用,为数字方式实现调制解调器提供了有利的条件,同时省去了大量的硬件电路,如环型滤波器,VCO等。在DSP技术的支持下很容易实现。

2 QPSK的基本原理与算法
2.1 绝对正交相移键控(QPSK)
    在绝对相移键控方式中,表达式为:

   
式中I(t)是同相支路信号,Q(t)是正交支路信号。
    图1给出实现QPSK调制的原理。输入的二进制数字信号经过串并转换电路分为两路速率减半的双极性信号:同相信号I(t)和正交信号Q(t),经低通滤波成形后分别与相互正交的两路载波信号相乘,然后相加即可得到QPSK信号,也可以采用相位选择法来实现QPSK信号,输入的二进制数字信号经串/并转换后,成为双比特码元,而载波发生器产生4种不同相位的载波波形,根据双比特码元的不同组合.每个比特周期从4种不同相位的载波中选择一种输出,然后经带通滤波器滤除带外干扰信号,就得到QPSK信号,这种方式适用于载波频率较高的场合。

    设原始数据流为dk(t)=d0d2d2…,取双极性脉冲序列。其值为+1或一1,分别代表O或1,dk(t)经数据分离器分成奇偶两路,dI(t)=d0d2d4…和dQ(t)=d1d3d5…,每路的码元宽度扩展为2T。其中,奇数路数据d0(t)经过时延送入O信道,对载波sinωct进行二相调制;偶数路数据dI(t)送入I信道,对载波cosωct进行二相调制。然后2个信号相加得到四相信号。码元转换时,QPSK信号的相位可能产生90°的跳变,也可能产生180°的跳变,前者发生在2个信道的一路数据改变极性时,后者发生在2个信道的数据同时改变极性时。
2.2 偏移正交相移键控(OQPSK)
    在绝对相移键控(QPSK)的调制中,输入的二进制信号经过串并转换后得到的I,Q两路数据是相互对齐的,当输入的数据由00变为11或由Ol跳变为10,即I,Q两路数据同时出现跳变时,输出调制信号的相位会出现π的跳变,其相位变化关系由图2(b)给出,信号在经过限带后有可能出现包络为0的现象,从而使频谱扩展,会对相邻信号产生干扰。另外在传统的锁相环恢复电路中,可能造成本地载波的相位模糊,使解调后的信号出现错误,还要采取措施消除相位模糊,所以实际应用中较少使用绝对相移键控。在第二代的窄带CDMA(IS一95)系统中,下行链路采用QPSK方式,上行链路采用OQPSK方式。

    图3给出0QPSK的调制原理。在OQPSK调制中,输入的数据先做串/并转换,分成I、Q两路,然后对Q支路的数据延时半个码元周期,后面和QPSK方式一样。这样每个码元周期内I、Q两路信号中只可能有一路发生变化,调制后信号的相位跳变不会出现π相位跳变。

3 硬件系统设计
3.1 硬件组成
    (1)核心板核心板主要由一块DSP组成,采用TI公司的数字信号处理器 href="http://www.21ic.com/ex/t.php?cid=1&xh=TMS320VC541" target=_blank>TMS320VC5416。该器件采用增强型哈佛结构,片内共有8条总线(1条程序总线、3条数据总线和4条地址总线),具有功耗小,高度并行等优点;片内有128 K字节的ROM,16 K字节的DARAM,3个多通道缓冲串口(McBSPs),加强型的8/16位并行主机接口(HPI),16位可编程定时器,支持外部总线到内部存储器的DMA操作。该器件外围输入输出电平为3.3 V,内核电压为1.8 V。
    (2)电源部分 稳压电源电路采用5 V直流供电,通过AMSll7电源转换器分别转换成3.3 V和1.8 V。因存在模拟和数字2种信号,同时需要模拟和数字供电,系统中利用2个10μH的电感将这2种电源分离,以免产生相互干扰。
    (3)MCU部分 MCU采用STC公司的89LE58RD,其供电电压为3.3 V,具有32个I/O引脚,20 K字节的片内ROM,256字节片内RAM。89LE58RD通过异步串口与PC机相连,其输入输出电平为TTL标准,通信线路上的数据信号采用RS一232C电平标准。系统采用MAX202进行电平标准转换。
    (4)A/D,D/A转换采用D/A和A/D转换器,该模块选用了ADI公司的AD7303,它是一个8位双通道电压输出D/A转换器,最高工作时钟为30 MHz。AD7303内部有1个16位的移位寄存器、2个输入寄存器和2个D/A转换寄存器。16位移位寄存器的低8位(DB0~DB7)用来存储待转换的数字量,高8位(DB8~DBl5)是控制码,通过控制码选择通道和不同的数据装载方式,通过控制位LDC、A/B、CRl和CR0设置为两路输出方式。AD7303采用SPI方式与。DSP的多路缓冲串口(McBSP)相接。
    (5)SRAM 静态存储SRAM采用IS6lLV25616,其速度为10 ns,存储空间为256 K字节,供电电压为3.3 V。
3.2 实现方案
   
图4给出调制实验系统总体设汁框图。PC机为通信终端;单片机用来控制数据收发;DSP运行QPSK等相关算法;SRAM用来存储算法及相关数据。当系统重新加电时,自动把程序及相关数据导入到DSP中。PC机通过异步串口连接单片机,利用串口调试软件如“串口调试助手”,即可与单片机交换数据。单片机一方面与PC机交换数据,另一方面则直接通过HPI接口从DSP内存中读写数据。这样DSP与PC机通信不需花费时间,大大节省了DSP的资源。DSP利用多通道缓冲串行口McBSP发送数据给D/A转换器,以便在模拟线路上进行传输。

4 QPSK的设计与实现
    QPSK信号可看成是2个BPSK信号之和,它有4种不同的初始相位。首先在DSP中产生1个正弦波,然后从已经存入存储器的数据中每次读出2位二进制信息,串并转换输入的二进制信息,把偶数位信息放人数组I(同相支路)中,奇数位信息放入数组Q(正交支路)中,把产生的I、Q两路的一部分PN码片分别存储于DSP内部存储器,经过串/并转换后的二进制信息与存储器中的I、Q两路的。PN码片分别进行模2加运算,实现短码扩频,短码扩频后省去了低通滤波器,可直接正交调制,设计中采用了选相的方式,即根据扩频后的I、Q两路的信息进行选相。选相时I、Q的组合采用格雷编码方式,当I=0、Q=0时选择初始相位0;当I=0、Q=1时选择初始相位π/2;当I=l、Q=1时选择初始相位π;当I=1、Q=0时选择初始相位3π/2。为保证每个码元都能有完整的波形输出,存储的正弦波为两个周期。1个周期有64个点,初始相位为0,相当于从第16个点开始连续读1个周期正弦波。图5是QPSK调制流程图,图6是调制后的QPSK信号波形图,是在CCS仿真软件中看到的波形图。图6中的纵坐标为幅度值,单位为mV;横坐标为时间轴,单位为μs。

5 结语
    实验证明,基带数字调制算法QPSK系统达到了设计要求,且能提供较高性能。但因缺少射频模块及天线,该平台不能在无线信道上调试和实验,这是下一步研究目标。

关键字:调制  设计  实现

编辑:eeleader 引用地址:http://www.eeworld.com.cn/gykz/2011/0619/article_6806.html
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