基于AD9516的宽带高动态数字中频系统采样时钟设计与应用

2011-03-08 14:04:18来源: 维库
摘 要:数字中频系统中高速ADC、DAC 对采样时钟有着很高的要求,对此设计了一种新的基于AD9516 的CDMA2000 数字中频系统采样时钟合成方案。本文在提出该数字中频系统硬件方案的基础上,介绍了AD9516 芯片及其在本系统中的具体应用,给出了MCU 与AD9516 数据通信方式和芯片主要寄存器配置内容,且详细分析了时钟相位噪声和时钟抖动的测试方法。最终在对基于此时钟方案制作出来的数字中频系统PCB 板仔细调试之后,测试了时钟相噪与抖动以及整个系统SNR ,整体指标达到设计要求。

  随着3G 牌照的发放,在3G 网络建设的初期,直放站是移动通信网络优化的重要设备,而直放站核心部分数字中频技术在现代通信系统中具良好的应用前景。但数字中频系统主要部分ADC、DAC对采样时钟的要求很高,其在很大程度上决定了系统的整体性能。本文就该数字中频方案所要求的采样时钟,设计了基于AD9516 的时钟合成方案。与同类方案如某款芯片加外置VCO 比较,该方案在设计灵活性、芯片功能特性、电路简单、成本低等方面均有很大的优势。文中介绍了AD9516 芯片特性,着重说明了其在本方案中的具体应用,以及此处MCU 如何以FPGA 为桥梁与AD9516 芯片进行数据配置,还分析了时钟相位噪声与抖动对SNR 的影响,最后对制作出来的PCB 板进行了时钟相噪与抖动以及系统SNR 的测试,结果证明该方案有很好的应用价值。

  1  数字中频系统整体硬件框图介绍

  本数字中频系统射频模拟输入信号中心频率为162 MHz ,10 MHz 带宽的CDMA2000 信号,系统上下链路前后端均有衰减器对信号进行动态增益控制,该衰减器工作由FPGA 程序实行在线操作实现。硬件电路设计时系统要求选用高性能的ADC、FPGA、DAC 芯片,整个PCB 板由上下两路射频电路,时钟部分,MCU 部分,以及电源组成,电路板上各个芯片的数据读写由ARM 单片机LPC2103 通过FPGA 控制。

  具体电路框图及各部分芯片选用如图1 所示:



图1  整体硬件电路设计框图

  由于ADC、DAC 芯片都为高精度的数模转换芯片,对时钟的相噪和抖动有很高的要求,故必须选择性能优异的时钟合成芯片。根据所定的信号处理方案,时钟合成单元需提供三路时钟输出作为上下两路的ADC、DAC 的采样时钟。其中上下路ADC芯片为11 bit 、140 MSimple/ s 采样速率的AD80141 各一片,需两路125 MHz 时钟;DAC 芯片为双通道16 bit 、最高可达500 MSimple/ s 采样速率的DAC5687 ,上下路共用一片,故只需一路500MHz 时钟。

  2  频率合成单元设计

  基于上述要求,综合考虑提出一种新的基于AD9516 工作于内部VCO 模式的采样时钟合成方案,该方案无论从芯片功能、系统要求、设计的灵活性,还是同类方案成本方面都能很好的满足项目要求。并且在整体中频系统PCB 板布局布线时,会尽量考虑时钟线的信号完整性,优化时钟信号质量,测试结果证明所定方案完全符合要求。

  2.1  AD9516 芯片简介

  频率合成单元采用AD 公司的AD9516 芯片,它是一款集低相位噪声时钟发生和低抖动14通道时钟分配功能于一体的时钟合成器,其结构图如图2 所示:



图2  AD9516 结构图

其内部集成1 个整数N 分频的频率合成器,能输出所需的任何同步时钟;2 个参考输入端,方便选择是单端或者差分参考输入;1 个片上压控振荡器(VCO) ,使得VCO 集成与芯片内部,既节约了成本又使得电路设计简单方便; 3 对高至116GHz 的LVPECL 时钟输出和2 对高至800 MHz 的LVDS时钟输出,LVDS 时钟输出可为200 MHz 的两通道CMOS 输出,拥有灵活的时钟设计选择特性;另外还有可调延迟线和14 个时钟驱动器等。

  AD9516 可设置3 种工作模式, 包括外部VCO、外部CL K 以及内部VCO ,本系统设计采用内部VCO ;通过REN_SEL 的不同接法,将参考输入频率工作模式确定为单端输入;L F 与CP 管脚通过外部环形滤波为VCO 提供反馈电压; LD 与STA TUS 管脚用来查询芯片是否锁定。

  AD9516 的输出管脚选择是用户自己定义的,从结构图可知OU T0 和OU T1 、OU T2 和OU T3 、OU T4 和OU T5 这三对可以直接输出LVPECL 电平,且每对输出时钟是一样的。由于AD80141 和DAC5687 均可直接使用LVPECL 电平信号,考虑布局需要选择OUT0 与OUT0B、OUT1 与OUT1B、OUT 与OUT2B 三组,分别向ADC、DAC 提供两路125 MHz 与一路500 MHz 的LVPECL 电平采样时钟。而FPGA 工作所需要的时钟频率由ADC 与DAC 芯片采样时产生的随入时钟提供,以达到FPGA与ADC 与DAC 之间数据传输与处理同步。

  考虑到时钟线传输距离以及AD80141 和DAC5687 均能直接使用差分信号,布线时决定采用差分走线。为了尽可能避免系统中衰减器高动态增益控制线之间的串扰,PCB 板定为8 层板结构。根据所选的板层结构,布线时经信号完整性仿真[2 ] 尽量优化信号质量,且采用100Ω 差分走线,两端进行100Ω 电阻匹配,差分时钟线走线时尽可能短且不打过孔,走PCB 表层,并加隔离带。

  2.2  AD9516 与MCU通信方式

  AD9516 的寄存器数据配置是由单片机通过SPI 接口完成的,而MCU 模块是整个系统进行协调控制的中枢,它控制PCB 上各个芯片的数据配置及工作。由于系统芯片控制管脚很多, 单片机L PC2103 的全部32 个P 口直接与所有芯片连线控制,管脚不足,故此系统中AD9516 不能与单片机直接通信。对此采用FPGA 普通I/ O 口的对单片机进行管脚扩展,将单片机中配置各个芯片的引脚进行复用,即将FPGA 作为中介桥梁。

  实现方法为:将单片机上两个普通I/ O 口(X0 、X1) 外加一组普通I/ O 口(W0 至W5) 连接到FP2GA 普通I/ O 口上,单片机编程时设定X0 、X1 脚用作选通开关功能,W0 至W5 脚用作数据读写等功能,而AD80141 (上下路) 、DAC5687 、AD9516 等芯片所需的数据脚及控制脚均连接到FPGA 普通I/ O口上。这样FPGA 内部就能用一组状态机程序通过X0 = 0 或1 、X1 = 0 或1 的四种不同组合分别将W0 至W5 这一组引脚分别选通连接至各个芯片,对他们进行数据读写及各种控制,实现有限引脚最多应用。这样通过MCU 设置X0 = 1 、X1 = 1 的组合可实现单片机通过FPGA 与AD9516 进行数据通信。具体示意图如图3 所示:



图3  单片机整体配置方式

  2.3  AD9516 内部主要寄存器配置AD9516 的加载模式为串口同步加载,串行控制端允许对AD9516 所有寄存器的配置进行读/ 写,AD9516 串行控制可以配置为单一的双I/ O 引脚(SDIO) 或两个单向引脚( SDIO/ SDO) 模式,默认模式下,AD9516 为双端模式。本系统选择双端配置模式,串行接口为简单的SPI 接口,所用到的控制线为:数据读写线SDIO、加载时钟线SCL K、串行接口片选线CSB ,具体配置时序可见相关芯片资料。

  AD9516 时钟输出涉及到的分频寄存器有: 用于PLL 产生稳定VCO 的R ,A 和B 寄存器、时钟输出分频寄存器、每对输出端口分频寄存器。PLL 的R、A 和B 这3 个寄存器需相互配合设置,VCO 才能工作在所需的频率范围内,否则将导致不能锁存锁相模块。其关系见式(1) :



  其中P 为比例因子可选2 、4 、6 、8 、16 或32 ,这里选择16 较为合适。

  时钟输出分频器可以设置为2 至6 中的任意整数,输出端口的每个分频器可选用1 至32 中的任意整数作为分频参数。设计时可以利用AD 公司官网上下载的辅助开发工具“AD9516_17_18 EvaluationSof tware”进行R、A、B 和各分频器的设置选择。

  各除数值设计如下:由于外部参考晶振提供的参考频率f REF 为10 MHz ,故R 选1 满足要求;根据式(1) 以及需要输出125 MHz 和500 MHz 频率,A 选6 ,B 选9 ,使得VCO 工作于115GHz ;外加VCO 分频器设为3 ,输出端口寄存器DIVIDER0 取4 ,DI2VIDER1 取1 。将上述数据转化为十六进制数通过单片机写入AD9516 对应寄存器,即可最终得到OU T0 与OU T1 输出125 MHz , OU T2 输出500 MHz 的时钟频率。

  3  时钟的性能测试

  3.1  时钟抖动与相位噪声计算方法简介

  此系统中前端最重要的是ADC 的采样,其性能对信号的后续处理有着重要的影响。除了本身的量化噪声及热噪声等噪声外,最主要的就是时钟的抖动对其采样产生的噪声了。

  一般时钟抖动对信噪比( SNR) 的影响可用式(2) 来确定:



  其中f 为模拟输入频率, t 为时钟抖动率。可以看出在确定模拟输入频率的情况下,时钟抖动值对SNR 有着决定性的影响。而时钟总的周期抖动是各种抖动平方和的平方根函数,见式(3) :

其中: tfloor 为热噪声引起的抖动, 为主要值, tphase 与Σtspurious 分别为相位噪声引起的抖动和杂散成分引起的抖动和, 在一般情况下后两项相对tfloor 来说较小可忽略。故tfloor简化为计算式(4) :



  其中为f 0 载波频率, L 是在一定频率偏移处的相位噪声。

  3.2  时钟测试结果

  该方案PCB 板绘制制作出来后,经过程序将各芯片的配置数据由单片机通过FPGA 写进各自寄存器,并对电路板时钟部分以及其他各部分进行了仔细的调试,最终得到时钟频率的相噪和抖动测试数据。

  相位噪声即短期频率稳定度,一般是指在系统内各种噪声作用下引起的输出信号相位的随机起伏,他对电路系统有很大的影响,是衡量频率合成器信号纯度的主要依据,这里使用直接频谱分析法对时钟相噪进行测量。测量时通常被指定为偏离载波的某个频率处的1 Hz 带宽之内噪声功率与载波功率之比。表1 是两个125 MHz 与500 MHz 时钟频率在载波不同偏离处的相位噪声测试结果:

表1  时钟相位噪声测试结果 单位:dBc/ Hz



  各时钟测试结果通过与Aglient 信号发生器直接产生的频率相比,性能较好。运用其中一组数据500 MHz 在频偏1 MHz 处的单位相位噪声-144dBc/ Hz 作为估计输出信号的热噪声基底,通过式(4) 计算输出信号抖动为:



  这个信号抖动值,对照11bit 的模数转换芯片AD80141 的信噪比、输入频率及时钟抖动关系图(图4) ,可见其SNR 在65dB 左右,完全符合项目要求。



图4  SNR、输入频率及时钟抖动关系图

  3.3  总体测试结果

  采用此时钟方案,系统整体性能也较为理想,调试中将各中心频率为162 MHz 的大小信号输入测试,结果均符合要求。例如:中心频率为162 MHz ,正负频偏各为0164 MHz 的双音信号信号经过此系统处理后,最终信噪比能达到65dB ,符合项目指标需要。双音信号测试结果如图5 所示:



图5  双音信号测试结果

  4  结束语

  数字中频技术在现代通信系统中应用前景广泛,本文介绍的这种基于AD9516 的数字中频系统采样时钟合成方案,具有性能优异、应用灵活、电路简单、成本低等优势,测试结果表明具有良好的性能,在通信、电子、医疗等需要时钟的领域有广泛应用价值。另外系统中AD80141 芯片由于前端匹配不当会产生信号反射效应,进而影响输入信号质量,故对它的前端线圈匹配是个需要注意的地方,做好该匹配对SNR 还将有进一步提高。

关键字:宽带  数字  系统  设计

编辑:eeleader 引用地址:http://www.eeworld.com.cn/gykz/2011/0308/article_4981.html
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