得益于低功耗CPLD技术的手持装置研究

2008-12-12 17:32:30来源: Lattice半导体公司

       手持装置的设计者,如设计智能电话、便携媒体播放器和GPS系统等,总是在寻找各种方法来延长产品中所用电池的寿命。复杂可编程逻辑器件(CPLD)给在低功耗设备中集成特殊逻辑和专用IP提供了灵活性。
使CPLD更加吸引关心功耗的设计者的原因是出现了“零功耗”CPLD,它们提供了全新的特征来延长电池寿命。在手持装置中,可编程逻辑通常用于替代某些任意逻辑,实现控制或执行短数据路径。具有低功耗和小体积优点的CPLD器件是这些应用的理想选择,这些“零功耗”CPLD器件具有各种创新特征来支持手持装置的低功耗设计。

CPLD中降低功耗的技术

 

       通过优化设计架构来降低功耗的实现方法有很多种,包括降低时钟频率、总线端接、低电压工作,以及限制总线负载等。然而,即使采用这些低功耗技术,常规CPLD的功耗也常常使它们被排除在电池供电设备之外,但目前,CPLD制造商已经开发出了“零功耗”的CPLD器件。

图1 输入门控功能是降低CPLD功耗的最简单方法


       术语“零功耗”有不同的解释,它的本意是指CPLD具有非易失的、可立即上电使用的特征。现在“零功耗”的含义是指在大多数应用中CPLD具有许多节省功耗的特点,以及可以用于充分减少器件功耗需求的核心逻辑。这些新的低功耗特征包括输入门控和上升速率的控制。例如,在普通CPLD中,当32个输入和32个输出在100MHz频率下翻转时会消耗 2.8mA的电流。然而,使用零功耗CPLD,通过输入门控技术,同样的设计仅消耗0.026mA的电流。

输入门控技术

 

       不同制造商对输入门控的称谓不同,例如,Lattice半导体公司称其为“功率监视(Power Guard)”。输入门控是降低CPLD工作功耗的最简单方法,它通过将逻辑阵列与外部变化的输入信号断开来实现,因为任何状态改变的逻辑都消耗功率。当逻辑阵列不需要保留内部逻辑动作时,它就与外部输入源断开。而当使能输入门控时,内部逻辑和相应输出引脚就都维持在它们所在的状态。输入门控由I/O引脚和输入缓冲之间的逻辑组成。门控逻辑是由逻辑阵列内部宏单元之一的一个输出控制的,如图1所示。输入门控功能可以逐个引脚使能或禁止。有些CPLD系列为所有的输入引脚提供了一个输入门控块,而另外一些CPLD则使用多个块来为众多I/O的个别部分提供精确控制。

上升速率控制

图2 总线保持锁存器、上拉、下拉,或非端接的I/O内部结构


       上升速率控制为每个I/O引脚提供了两种输出缓冲状态改变方式:快速和慢速上升速率。采用短PCB走线和良好端接的设计可以选择快速上升速率,这样做能够在以最快速率工作的状态和实际使用的低功耗状态间进行切换。对于长PCB走线和非端接的高速设计,慢速上升速率所产生的反射和噪声都很低,并使地弹噪声最小。

其他先进的CPLD特征

 

       极低功耗CPLD器件的其他先进特征还包括输入迟滞、片上振荡器,以及可编程端接等。输入迟滞可以为慢速变化的输入信号提供改善的抗噪声性能。

 

       最新的CPLD系列器件具有非常高效的I/O单元和在3.3V和2.5V输入信号上的全部迟滞功能。如果设计者希望降低CPLD的功率效率,也可以选择禁止迟滞功能,以节省I/O单元的功率消耗。

 

       为了降低系统总体成本,先进的CPLD目前都包括一个片上振荡器用来提供系统时钟。振荡器通常用于上电顺序控制、键盘扫描和显示控制器等。集成振荡器可以减少系统器件数,并节省了专用振荡器的成本。在不需要片上振荡器的设计中,该部分可以被禁用,以降低功耗。

 

       所有零功耗CPLD都为输入引脚提供了多种形式的可编程I/O端接方式,以此来降低由于外部三态总线所消耗的功耗。当非端接或浮动的输入信号在高电平和低电平逻辑之间漂动的时候,会消耗大量不确定的功率。

 

       CPLD的型号不同,它们的功能也各异,大部分都具有总线保持锁存器、上拉、下拉或非端接等,如图2所示。例如,Lattice半导体公司的4种型号CPLD都可以在每个引脚上指定上述功能。其他制造商的器件在每个引脚上可以选择上拉和总线保持,或者为总线保持和上拉指定全局端接,而且每个引脚都可以被包含或排出端接信号组。

 

       每一代手持设备都将一些增加的产品功能设计到更小的空间中,而且CPLD也成了方案的一部分。其中一个重要的原因就是CPLD可以“快速修正”ASSP和ASIC器件中的一些设计问题。

 

       CPLD制造商所提供的零功耗器件品种非常齐全,不同价格的器件封装从小至5mm×5mm到大至28mm×28mm,可获得的I/O引脚数从21个到324引脚BGA封装中的270个。片式BGA封装提供了优化的I/O引脚数与封装尺寸的比率,64个宏单元的ispMACH 4000ZE CPLD在5mm×5mm的封装中有52个I/O引脚,如图3所示,而且整个系列的CPLD也集成了功率监视(Power Guard)输入门控,每个器件包括2~16段的功率分区,可以在功率控制上实现更细的粒度。

 

       增强的片上振荡器包括除n定时器模块,所有I/O引脚均支持上拉、下拉和可以在每个引脚上被使能的总线保持器。

图3 紧凑型5mm×5mm封装的CPLD可以提供52个I/O引脚

 

       在器件上电过程中,所有I/O引脚都处于下拉模式,这可以降低从外部信号线上吸入电流的强度,一片32个宏单元CPLD的典型待机电流是10μA。

CPLD有助于设计优化

 

       当功能和各种接口不断增加到已有设计中时,零功耗CPLD器件可以非常容易地实现这种需求,并且不会增加系统的功耗预算。回顾一下最近流行的便携式GPS接收器便可以看到在接口和逻辑功能方面需要多个专用器件,包括一个SD卡接口、总线收发器和端口扩展器。这些功能都被集成到一个零功耗CPLD器件中,从而减少了设备所用器件的数量,降低了成本,也增加了总体可靠性。

关键字:得益  研究

编辑:潘争 引用地址:http://www.eeworld.com.cn/gykz/2008/1212/article_1445.html
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