datasheet

FPGA在多制式视频转换系统中的应用

2008-03-28来源: bbs.mcuol.com 关键字:FPGA  视频转换  多制式  Xilinx  Altera  Lattice  CPLD

FPGA多制式视频转换系统中的应用

1 引言
    目前, 在军事、工业和医学领域存在着大量的非标准视频系统, 其视频信号只能在专业的设备上才能播放和录制。而实际中广泛采用的是标准电视信号(PAL ,NTSC, SECAM) 或VGA 视频, 这就给这些领域内的观测监督和学术交流造成了许多困难。以医学信号为例, 目前, 国内医院很多科室的手术监控设备都是国外进口的一体式设备, 手术影像资料只能供室内的几名医生观看, 无法通过电视系统传送到外部监测。如能将非标准视频流转换为标准视频流, 无疑会给这些领域带来很大的便利。时下的视频转换系统大多存在转换速度慢、功能单一、图像质量不高的缺点, 且一般是一机一用。本文介绍了基于单片机+ FPGA 的视频制式的转换系统, 利用单片机方便的嵌入性及灵活的可编程性, 再结合FPGA 强大的逻辑控制功能很好地克服了这些弊端, 实现了实时、高质量的视频图像转换, 同时, 可以方便地改变系统参数, 实现一机多用。

2 系统设计原理简介
     不同制式视频信号间的根本区别在于扫描方式和行场频率不同。标准VGA 采用逐行扫描, 在一帧内实现对图像的完全扫描; 标准电视信号(以PAL制为例)采用隔行扫描, 利用视觉暂留, 将奇偶场恢复成一帧完整图像。而非标准视频流则无一定规律。因此, 视频转换的基本思路是将非标准视频信号经模数转换成数字信号, 在存储器中缓存, 变频读出或经过数字信号处理, 再通过数模转换恢复成标准视频流。本系统设计思
路框图如图1 所示。
 
    从原理可以看出, 只要数据读出速度高于写入速度, 就不会使图像产生突变现象, 从而达到实时处理的目的。设计中, 存储器采用2片512K×8 bit 的FIFOAL440, 它采用DRAM 工艺, 最高时钟可达80MHz,是专用的视频存储器。逻辑主控单元选用Altera 公司出品的FLEX10K50E 实现, 其门数达到5 万个, 处理速度最高可达220MHz, 很适合高速数据流处理。同步恢复采用74ACT715, 它可按编程数据产生隔行或逐行的电视行场同步信号, 非常适合于多制式输出系统。而视频恢复编码部分采用的是专用数字图像处理芯片DSP AL128, 其内置的高集成化数字处理器, 可以将逐行扫描数字信号直接恢复成标准电视信号和S-VIDEO 输出。

3 系统设计实现
    整个系统大体框架如图2 所示, 图中虚线部分均由FPGA 实现。
 
3. 1 单片机接口模块
    系统中有FIFO ,AL128 的I2C 参数和74ACT715的初始化参数及数模、模数时钟分频参数共计90 个,为避免出现繁琐的判断语句, 设计中采用FPGA 内置ROM 结构。其原理图如图3 所示。
 
图3 单片机译码原理图
    FPGA 将单片机送来的机器地址(00H~5AH )译码成芯片地址, 芯片地址总共10位, 高2位用来判断配置何种芯片, 低8位用来判断配置该芯片中第N个寄存器。再结合单片机送来的数据线和读写控制线来决定对该寄存器进行读或写操作以及写入的数据。
    74ACT715 的配置参数为12位, 配置中用两个连续的地址分别记录其高4位和低8位数据。其中, 57H~5AH为只读地址, 相应数据将控制数模、模数时钟的频率。

3. 2 I2C 配置及时钟控制模块
    本系统FPGA 的一个重要功能就是对芯片初始化和I2C 参数配置。I2C 总线是一种由飞利浦公司开发的接口总线, 利用一条数据线sdata 和一条时钟线sclk 在主从器件间进行串行通信。飞利浦公司制定了标准I2C协议, 但是, 工业上依然使用很多非标准I2C器件, 本系统的FIFO、AL128 均为非标准I2C 器件, 故要对它们分别进行配置, 利用FPGA 的逻辑控制及内置MUX 可以在不同读写时序间灵活切换, 达到对多个芯片的全双工同步数据传输。实现原理图如图4 所示。
 
图4 总线切换控制原理图
    同时, 由系统实现原理分析可知, 视频制式变换的关键在于扫描频率变化, 即,AD采样时钟频率和DA图像恢复时钟频率。这部分数字频率在系统中是由外部锁相环(PLL) 和FPGA 中的可变分频计数器实现的。其原理图如图5 所示。
 
图5 数字锁相环原理图
    与普通锁相环不同的是, 利用FPGA 的可编程性, PLL的参考频率可以由单片机配置的分频数随意更改, 使数字频率合成电路有较高的稳定性、灵活性和灵敏度。

3. 3 FIFO 控制模块
    考虑到非标准视频信号一帧图像数据量太大, 一块FIFO 放不下, 同时, 电视信号都采用隔行扫描, 数据流将按奇偶场交替输出, 故设计中用两块FIFO A、B 分别存放图像的奇偶帧, 但在图像恢复时为逐行扫描方式, 这就涉及到在两块FIFO 间交替读出数据的问题。设计中, 用两个场同步信号Vsync 间的行同步信号Hsync 做判断, 决定两块F IFO 的读写, 使数据按ABAB..... 逐行读出。该部分代码段如下, 仿真时序图见图6。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ctrl IS
PORT (
vsync, hsync : IN STD_LOGIC;
fifoa_en, fifob_en:OUT STD_LOGIC
);
END ctrl;
ARCHITECTURE behav OF ctrl IS
SIGNAL fifo_en: STD_LOGIC;
BEGIN
PROCESS (hsync, vsync)
BEGIN
IF vsync=''0'' THEN
fifo_en<= ''1'
ELSIF hsync''event AND hsync=''0'' THEN
fifo_en<= not (fifo_en);
END IF;
END PROCESS;
fifoa_en<= fifo_en WHEN vsync=''1'' ELSE ''1'
fifob_en<= not (fifo_en) WHEN vsync=''1'' ELSE ''1'
END behav;
 
图6 仿真时序图
    在时钟方面, FIFO 写入时钟与AD 采样时钟相等,FIFO 读出时钟与DA 恢复像素时钟相等。实时处理运动帧时, 为不在两场之间出现跳动现象, 读出时钟要高于写入时钟。在实际应用中, 为了产生分频率1024×768, 刷新频率为60 Hz 的VGA 图像, 读出时钟高达46MHz,这样的高速数据处理就必须满足一定的时延要求。以50MHz 时钟为例, 数据与时钟间的最大时延不能超过10ns (像素时钟20ns, 半周期为10ns)。经过FGPA 的Quartus 综合分析, 时钟与数据间的最大延时为3.7ns, 满足系统时延要求。一般地, 这一数据是系统最坏情况下的延时, 实际系统延时将小于仿真数据。

4 结束语
    在数字电路设计中, FPGA 发挥了越来越重要的作用, 随着FPGA 向高密度、低成本方向发展, 目前的一个趋势是把系统级功能放到FPGA 器件中。本文介绍的视频转换系统以FPGA 作为系统主控元件, 不但大大减少了电路版尺寸, 而且增强了系统可靠性和灵活性。在实际测试中, 将非标准隔行视频信号(1024行, 50Hz 场频) 成功地转换成了高清晰度的VGA 图像和标准PAL 电视图像。目前, 该系统已应用于某医院监视系统。

关键字:FPGA  视频转换  多制式  Xilinx  Altera  Lattice  CPLD

编辑:ssb 引用地址:http://www.eeworld.com.cn/gykz/2008/0328/article_711.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。

上一篇:四种常用FPGA/CPLD设计思想与技巧之串并转换
下一篇:FPGA可满足SMPTE视频标准对更高速率的需求

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利

推荐阅读

发挥你的无限创造力,首款RISC-V SoC FPGA架构问市

近期在加利福尼亚RISC-V峰会上的演示活动展示了将PolarFire SoC的硬件CPU子系统和可编程逻辑相结合实现的尺寸、功耗和性能优势  在5G、机器学习和物联网(IoT)联合推动的新计算时代,嵌入式开发人员需要Linux操作系统的丰富功能,这些功能必须在更低功率、发热量有严格要求的设计环境中满足确定性系统要求,同时满足关键的安全性和可靠性要求。传统的片上系统(SoC)现场可编程门阵列(FPGA)将可重新配置的硬件和Linux处理能力集成到单个芯片上,可以为开发人员提供理想的自定义设备,但这种方法功耗过高,并且安全性和可靠性都无法保证,否则就必须使用缺乏灵活性且昂贵的处理架构。为了解决这些问题
发表于 2018-12-05
发挥你的无限创造力,首款RISC-V SoC FPGA架构问市

摩尔定律放缓,eFPGA技术迎来了最好的发展时机

自摩尔定律被提出到现在,它已经伴随着半导体产业走过了半个多世纪,这个规律揭示了信息技术进步的神速,它让人们相信,IC制程技术是可以呈现直线式的发展,通过先进的工艺能让IC产品持续地降低成本,同时提升产品性能。但在今年,这样的想法或许被打破,业界对摩尔定律的怀疑声连绵不断,先是格芯宣布放弃7nm FinFET项目,随后英特尔延缓7nm工艺的研究进程等等,这些动作凸显了企业对行业新的看法。未来几年,摩尔定律是否会真的消失?它是否会改变如今的产业格局?这个不好说,但是放缓的节奏是不可否认的,摩尔定律的变化,给半导体产业带来了很多的不确定性,这也给eFPGA带来了发展机遇。(图片来源于Achronix公司)eFPGA迎来了发展良机对于业界
发表于 2018-12-01
摩尔定律放缓,eFPGA技术迎来了最好的发展时机

助力机器学习,Achronix推出第四代Speedcore eFPGA IP

Achronix半导体公司近日宣布:即日起推出其第四代嵌入式FPGA产品Speedcore™Gen4 eFPGA IP,以支持客户将FPGA功能集成到他们的SoC之中。现任Achronix Semiconductor公司市场营销副总裁Steve Mensor先生,在北京向与会媒体记者介绍了这一新品。 Steve MensorAchronix半导体公司市场营销副总裁 Speedcore Gen4将性能提高了60%、功耗降低了50%、芯片面积减少65%,同时保留了原有的Speedcore eFPGA IP的功能,即可将可编程硬件加速功能
发表于 2018-11-30
助力机器学习,Achronix推出第四代Speedcore eFPGA IP

Achronix半导体全面对接Speedcore eFPGA技术

该组项目将使研究机构和公司能够使用Achronix高性能Speedcore eFPGA技术快速构建低成本测试芯片            基于现场可编程门阵列(FPGA)的硬件加速器器件和高性能嵌入式FPGA半导体知识产权(eFPGA IP)领导性企业Achronix半导体公司日前宣布:公司推出两个全新的项目,以支持研究机构、联盟和公司能够全面对接Achronix领先Speedcore eFPGA技术。 eFPGA技术正在迅速地成为基于系统级芯片(SoC)的CPU卸载功能中可编程硬件加速单元的必备硅知识产权(IP),已被广泛用于包括人工智能/机器学习(AI
发表于 2018-11-28

高云牵手山大共建FPGA实验室,为新工科助力

集微网消息,11月6日,广东高云半导体科技股份有限公司宣布与山东大学微电子学院签约共建FPGA先进设计与创新应用联合实验室,并同日举行了签约揭牌仪式。        据悉,高云半导体为实验室提供适用于教师科研、学生实验使用的新一代基于自主知识产权FPGA芯片的设计开发板、FPGA设计工具套装及软件,山东大学微电子学院参与到企业产品应用研制,联合进行符合新工科建设目标的工程项目、创新应用系列教材开发,组织联合竞赛和线上线下资源平台建设工作。联合建设FPGA实验室,旨在共同为推动“中国芯”集成电路产业发展和高层次产业人才培养做贡献。        泰山
发表于 2018-11-07
高云牵手山大共建FPGA实验室,为新工科助力

高云半导体与山大共建FPGA先进设计与创新应用联合实验室

国内领先的现场可编程逻辑器件供应商—广东高云半导体科技股份有限公司宣布与山东大学微电子学院签约共建FPGA先进设计与创新应用联合实验室(Union Lab. of FPGA Advanced Design& Innovation Application,GOWIN-SDU),并同日在全国微电子集成电路与产业人才培养高级研修班结课仪式上举行了签约揭牌仪式。校企联合建设FPGA先进设计与创新应用联合实验室,旨在共同为推动“中国芯”集成电路产业发展和高层次产业人才培养做贡献。高云半导体发挥行业领导者作用,为实验室提供适用于教师科研、学生实验使用的新一代基于自主知识产权FPGA芯片的设计开发板、FPGA设计工具套装及软件,山东大学
发表于 2018-11-06
高云半导体与山大共建FPGA先进设计与创新应用联合实验室

小广播

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2018 EEWORLD.com.cn, Inc. All rights reserved
pt type="text/javascript" src="//v3.jiathis.com/code/jia.js?uid=2113614" charset="utf-8">