基于VME的星载上行数据 数据模块测试平台的设计与实现

2007-03-09 19:03:27来源: 互联网
摘要:介绍了VME总线的特点及系统结构,给出了设计基于VME总线的星载上行数据处理模块测试平台的一些关键技术,并提出了一种围绕FPGA芯片设计VME总线从设备接口的技术。 关键词:VME总线 测试平台 PSK FPGA VME(Versa Module Eurocard)总线是一种计算机总线结构。Versa总线由Motorola公司专为其MC6800处理器开发设计的,VME总线是在Versa总线的基础上发展起来的,主要采用了Versa总线的电气标准及欧式卡(Eurocard)的机械标准。VME总线在工业领域得到了广泛应用,航空、航天和军事等领域也大量采用VME总线。 在以VME为背板总线的系统中,很多功能模块作为VME从设备存在于系统中。目前,市场上有关VME从设备的专用接口芯片功能复杂,成本很高,不被广泛使用,很多VME从设备都需要自行开发VME从设备接口。本文介绍一种围绕FPGA芯片设计VME总线从设备接口的技术。本文设计的基于VME的测试平台是某星载上行数据处理模块的测试平台。 图1 1 VME局部总线 1.1 VME总线的特性 VME总线是第一个独立于微处理器的总线标准,不再受限于某一生产商的处理器产品;VME总线采用主控/目标结构,总线内可以存在多个主模块,所以被称为多路处理总线;VME总线为32位计算机总线,地址/数据信号线采用非复用方式,最大传输速率可达40MPS;在VME64中,VME总线扩展到64位,最大传输速率可达80MPS;VME总线采用异步传输,无时钟也可协调数据传输,模块间的数据传输通过握手信号实现;VME总线能够支持16位、24位、32位寻址和8位、16位、24位、32位数据传送;VME总线支持多处理器体系,最多支持到21个处理器;VME总线支持四级仲裁请求,采用菊花链优先级队列,实现多个主设备共享总线资源。 1.2 VME总线系统结构 VME总线主要由功能模块、底板接口逻辑和四组信号总线组成,功能模块通过底板接口逻辑、利用底板信号总线互相通信。其系统结构如图1所示。 底板总线包括数据传送总线、优先级中断总线、数据传送仲裁总线和共用总线四种。VME总线的数据传输协议有两层:最底层为底板访问层,由底板接口逻辑、共用总线模块和总线仲裁模块组成;上层为数据传输层,由数据传送总线和优先级中断总线模块组成。 四类不同的设备板中包括不同的功能模块,系统控制板包括系统时钟驱动器、电源监视、仲裁、菊花链和总线定时器等功能模块;CPU板包括定位监视器、总线主控、请求器、中断处理、中断器等功能模块;存储器板和I/O设备板都包括目标和中断器等模块。 2 基于VME的星载上行数据处理模块测试平台的设计 2.1 测试平台的系统组成 星载上行数据处理模块由PSK解调卡、指令译码卡和存储器加载卡及VME接口卡组成,主要用来完成上行PSK副载波信号的解调、译码和处理。其中数据注入卡属于VME从设备。 对星载上行数据处理模块进行测试的平台由VME机箱、仿真VME计算机、监测设备和运行在监控计算机上的监控软件组成,用来验证上行数据处理模块的功能及VME从设备接口的设计。系统组成框图如图2所示。 上行数据处理模块所包括的功能单元均以双高度VME卡的形式安装在VME机箱中,其中数据注入板卡通过VME接口与仿真VME计算机完成数据通信。 VME机箱是提供测试模块和被测模块的机械及电气安装载体。 运行在监控计算机上的监控软件提供人机会话界面;设置测试床工作模式(自检/工作);接收由VME仿真计算机传回的遥测参数,反映星上设备的工作状态;接收显示由VME仿真计算机传送的注入数据;接收显示检测设备发出的指令检测报告。 2.2 监测设备的设计 监测设备用来检测上行数据处理模块译码输出的指令代码,并且提供双电平状态信号,检测上行数据处理模块延时输出的控制信号、星上设备用电以及硬件复位等。原理框图如图3所示。 2.3 VME仿真计算机的设计 图3 VME仿真计算机负责管理上行数据处理模块的工作模式。它通过仿真VME总线时序对上行数据处理模块进行数据的访问,并且能够接收和响应上行数据处理模块的终端请求,然后读取遥控注入数据和遥测参数并传送给测试计算机。另外,仿真计算机还可以通过VME总线向上行数据处理模块发送间接指令。其原理框图如图4所示。 3 VME总线从设备接口的设计与实现 3.1 EDA技术 在现代电子系统设计领域,EDA技术已经逐渐成为电子系统的主要设计手段。FPGA(现场可编程门阵列)是EDA技术中重要的一种应用。FPGA器件在结构上由逻辑功能块排列为阵列,并由可编程的内部连线连接这些功能块来实现一定的逻辑功能。本设计中遥测解调及遥控注入深试卡的数字和逻辑电路部分均由FPGA器件来完成,这里采用Altera公司的FPGA芯片ACEK1K30QC208。该芯片具有三万门可编程逻辑单元,属于Sram型的FPGA芯片,逻辑信息保存在芯片的静态存储器中,上电时动态加载。这种类型的器件在验证期间可以使用下载工具将逻辑加载到芯片中,验证完毕后需要将逻辑信息烧写在专门的PROM中,以后系统上电时,FPGA从PROM中自动加载逻辑。 3.2 从设备接口的设计 在本设计中,VME从设备接口功能为(A24/D16)和(A16/D08),对应的AM代码如下(IEEE STD 1014-1987); AM=0x2D Short supervisory access (A16) AM=0x29 Short nonprivileged access (A16) AM=0x3E Standard supervisory program access(A24) AM=0x3D Standard supervisory data access (A24) AM=0x3A Standard nonprivileged program access(A24) AM=0x39 Standard nonprivileged data access (A24) AM=0x3F Standard supervisory block transfer(A24) AM=0x3b Standard nonprivileged block transfer(A24) VME总线特性为: *A24和A16访问 *D16和D08(EO)访问 *支持D16 BLOCK传输 *支持D08(EO)BLOCK传输 *支持RMW(Read-Modify-Write)访问 *支持ADO(Address Only)周期 *支持Address pipelining 本地总线特性为: *支持本地设备就绪信号(LREADY) *A24/#A16输出(可分别译码) *SP/#NP输出;DATA_PROG_BLOCK输出(可分别译码) 图4 3.3 从设备中断设计 VME总线从设备接口需要包括中断设计,其功能为完成VME中断请求全过程中的所有应答时序。设计参数(IEEE STD 1014-1987)如下: *中断释放方式:RORA(RELEASE ON REGISTER ACCESS)和ROAK(RELEASE ON ACKNOWLEDGE INTERRUPT)方式可设置。 *上升沿或高电平本地中断请求有效可选Status/ID:D16 and D08(O)(Double-Byte or Single-Byte Status/ID Read)。
编辑: 引用地址:http://www.eeworld.com.cn/designarticles/sensor/200703/11129.html
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