可工作于32~175Mbps的时钟和数据恢复芯片SY87700L及其应用

2006-05-07 15:50:19来源: 国外电子元器件

1 概述

SY87700L是MICREL公司不久前推出的一款完整的、可将数据速率从32~175Mbps的NRZ数据流中进行恢复的时钟恢复和数据重定时反相不归零电路芯片。SY87700L器件可以广泛使用在SONET/SDH/ATM以及其它高速数据传输系统的应用中,以实现时钟恢复和数据重定时操作。

时钟恢复和数据重定时可用来为片内VCO直接引入数据流时提供同步。VCO的中心频率是由参考时钟频率和所选的分频比来控制的。而片上时钟则可通过频率乘法器PLL用比特率参考源来产生。

另外,SY87700L内部还具有一个链路故障检测电路。因而能够随时检测电路在链接方面的各种故障。

SY87700L的主要特点如下:

●可以从32~175Mbps的NRZ数据流中恢复时钟和数据;

●具有两个片上PLL,一个用于时钟的产生,另一个则用于时钟的恢复;

●参考频率可以选择;

●与SONET/SDH/ATM兼容;

●带有差分PECL高速串行I/O;

●可直接接收输入信号而无需使用外部缓冲器;

●内含链路故障检测电路;

●具有100k ECL兼容的I/O端口;

●可用3.3V电源电压供电,其工业级工作温度范围为-40~+85℃;

●具有28脚SOIC和32脚EP-TQFP两种封装形式。

2 引脚功能

SY87700L具有两种封装形式。采用28脚SOIC封装的SY87700L的引脚排列如图1所示,图2所示是采用32脚EP-TQFP封装的引脚排列。现以28脚SOIC封装为例,对其各主要引脚的功能说明如下:

1脚(VCCA):模拟电路电压输入端。

2脚(LFIN):链路故障指示TTL信号输出端。该脚的输出可用来显示输入数据流RDIN的状态。当输入数据流被器件内部的时钟恢复PLL锁定时,LFIN输出高电平信号;当CD为高且RDIN的输入频率处在接收PL的频率范围之内时,LFIN脚输出低电平。应当说明的是:LFIN脚的输出为异步输出。

3,26脚(DIVSEL1,DIVSEL2):分频比选择输入端。根据DIVSEL1和DIVSEL2脚的不同入状态组合,可在8、10、16和20之间选择输出时钟频率和输入参考频率的比值。表1给出了具体的分频比选择方式。

表1 分频比选择方式

DIVSEL1 DIVSEL2 FRCLK/FREFCLK
0 0 8
0 1 10
1 0 16
1 1 20

4,5脚(RDINP,RDINN):串行数据输入引脚。用来接收差分PECL串行数据流,以通过器件内部的接收PLL电路来恢复所需的时钟和数据,其数据速率可根据FREQSEL引脚的状态在5个频率范围中进行选择。

6,8,9脚(FREQSEL1~3):输出时钟频率范围选择输入脚,通过这三个引脚的不同输入状态组合,可选择不同的输出时钟频率范围。具体的选择方式如表2所列。

表2 输出时钟频率范围选择

FREQSEL1 FREQSEL2 FREQSEL3 FVCO/FRCLK FRCLK数据速率(Mbps)
0 1 1 6 125~175
1 0 0 8 94~157
1 0 1 12 63~104
1 1 0 16 47~78
1 1 1 24 32~52
0 1 0 - 不确定
0 0 不考虑 - 不确定

7脚(REFCLK):参考时钟输入脚。用于为系统提供一个时钟参考,以便在RDIN脚没有数据输入时,使器件中接收器PLL的中心频率保持恒定。

10脚(N/C):悬空。

11,12脚(PLLSP,PLLSN):时钟合成器PLL环路滤滤器接入脚,用于为时钟合成器PLL提供外部环路滤波。

13,14脚(GND):接地引脚。

15,16脚(PLLRN,PLLRP):时钟恢复PLL外部环路滤波器接入端。

17端(CLKSEL):时钟选择引脚。用来选择从接收器PLL或频率合成器到TCLK输出的恢复时钟。当CLKSEL为高时,选择接收器锁相环的恢复时钟;当CLKSEL为低时,选择频率合成器到TCLK输出端的恢复时钟。

18,19脚(TCLKN,TCLKP):时钟输出。当CLKSEL脚为高时,该脚的输出是恢复数据中采样的恢复时钟;当CLKSEL脚为低时,该脚的输出为从频率合成器中采样恢复时钟。

20,23脚(VCCO):输出电源电压引脚。

21,22脚(RCLKN,RCLKP):恢复时钟输出,用来输出从恢复数据中采样的恢复时钟。

24,25脚(RDOUTN,RDOUTP):接收数据输出端。用来输出从RDIN端的输入数据流中恢复的数据。数据的恢复依据RCLK的上升沿来决定。

    27脚(CD):载波信号检测输入端。该脚的输入可用来控制接收PLL的恢复功能,其驱动信号可以是光电检测器的检测输出,也可以是其它的外部转换检测电路的输出信号。该脚为高时,器件将从接收PLL中正常地恢复RDIN脚的输入数据流。而当该脚为低时,RDIN输入数据在器件内部被拉低,从而使RDOUT数据输出为低,同时使链路故障指示器的输出LFIN变低,从而迫使时钟恢复PLL锁定来自REFCLK的时钟频率。

28脚(VCC):电源电压接入端。

3 工作原理

SY87700L时钟恢复和数据重定时集成电路芯片除可进行正常的时钟恢复外,其内部还具有链路故障检测电路。图3所示是SY87700L芯片的内部结构原理框图。

3.1 时钟恢复

所谓时钟恢复,就是在串行数据输入中引入数据比特率以产生某一相同的特定时钟频率。该时钟的相位可在数据模式的中心进行数据采样的一个锁相环(PLL)来确定。

SY87700L在工作时,首先将数据的边沿转换与所产生的时钟之间的相位关系通过相/频检测器进行比较,由相/频检测器确定相位校正的方向并输出脉冲信号。然后通过环路滤波器对该输出脉冲进行平滑处理以控制压控振荡器的振荡频率。最后将其产生的恢复时钟在输出端输出。

在暂时没有数据输入的情况下,器件可用PLL锁定的参考频率(REFCLK)来保证无数据时的频率稳定。当引入的信号频率的变化大于合成频率1000ppm时,器件将通知PLL,同时由PLL对参考时钟进行锁定。

SY87700L中的环路滤波器具有跟踪功能,它能够使PLL以最佳方式跟踪滤波器。另外,利用这一跟踪功能还可以用引入的NRZ数据产生一个30μs的连续的“1”或者“0”信号。

3.2 锁定检测

SY87700L中有一个链路故障检测器,可以用来监测串行数据输入信号的完整性。如果接收到的串行数据不符合频率要求,那么,PLL将强行锁定局部参考时钟。这特性可使系统在数据或原锁定丢失时仍能得到正确的恢复时钟频率。如果这个恢复时钟频率与局部参考时钟频率的偏离量大于1000ppm,PLL将通知锁定输出。同时锁定检测电路将作出反应并努力将输入数据流拉回到锁定数据中。一旦恢复时钟频率与局部参考时钟频率的偏离量小于1000ppm,PLL将立即告知锁定电路以恢复锁定检测输出。

4 应用电路

SY87700L可在SONET/SDH/ATM、高速英特网和其它所有的32~175Mbps速率结构的应用场合中担当起时钟恢复和数据重定时的任务。设计时可以采用5V电源,也可以采用3.3V电源。需要说明的是:采用上述两种不同电源时,其电路的设计参数销有不同。图4为用SY87700L设计的一个完整的应用电路,在VCC分别为5V和3.3V时,图中的电阻R11~R16的阻值分别为330Ω和220Ω,载波检测端的下拉电阻R8的阻值分别为24kΩ和12kΩ,链路故障检测端的上拉电阻R9的阻值分别为200Ω和130Ω。

另外,交流耦合时和直流模式使用时的电阻R1~R4的参考设计也有所不同。在直流模式,数据输入可直接接入RDIN端,电阻R1和R2可同时选择130Ω,而电阻R3和R4则同时选取82Ω即可;但在交充耦合时,两个数据输入端应分别串接两个0.1μF的耦合电容C1和C2,而R1和R2的取值则应同时改为680Ω,R3和R4的取值也应同时改为1kΩ。

一般情况下,交流耦合电容和旁路电容均应选择高品质的电容器,这主要是考虑到系统的高频应用方面。但用户如果需要降低成本,则可根据具体情况综合考虑选择电容器。

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/packing/200605/3564.html
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