串行输入PLL集成频率合成器MB15A02及其应用

2007-03-09 19:03:27来源: 互联网
1 主要特点 MB15A02是日本富士通公司开发的集成PLL频率合成器。它采用变模分频技术,是一个单片串行输入PLL频率合成器,MB15A02具有如下特点: %26;#183;工作频率很高:fINMAX(fVCO)=1.1GHz(PIN MIN为-10dBm时); %26;#183;功耗低,工作时只需提供5V电压和7mA电流; %26;#183;工作温度范围宽:-40℃~85℃; %26;#183;具有两类相位检波器输出; %26;#183;采用变模分频技术,可在保证频率分辨率的条件下,提高合成器的工作频率,且不影响频率的转换时间; %26;#183;内含一个1.1GHz的双模前置分频器(选择64/65分频比或128/129分频比); %26;#183;内含串行输入18位可编程分频器和串行输入15位可编程参考分频器。 2 引脚功能 3 工作原理 MB15A02的内部结构如图2所示。图中,当二进制串行数据输入到Data引脚后,数据将在时钟的上升沿串行输入到内部移位寄存器中,当LE为高电平或开路时,电路将根据控制位把存储的数据传入锁存器。此时若其控制位为1,数据将传入15位锁存器;如果控制位为0且LE为1,数据则传入18位锁存器。图2中的可编程参考分频器包含有14位可编程参考分频器、15位锁存器和16位移位寄存器。 串行16位数据的具体格式如图3所示。其中,S1~S14用于设定可编程参考计数器的分频比,范围为6~16383。而设置前置分频器分频比时,如SW为1,分频比为64/65,而如SW为0,则分频比为128/129,图3中的C位为控制位(设置为高电平)。MB15A02中的可编程分频器包括19位移位寄存器、18位锁存器、7位收计数器和11位可编程计数器。图4所示是其串行19位数据格式,其中S8~S18为可编程计数器分频比设置位,范围为16~2047,该分频比不能低于16。S1~S7为吸收计数器分频比的设置位,范围为0~127。C为控制位,通常设置为低电平。 4 双模分频技术的原理 M/M+1分频器在频率合成器中很常用,它有两种工作模式,即M次分频模式和M+1次分频模式,具体模式可由控制端决定。当控制端为0时,预置数为输入数据的补码,即为M分频;当控制端为1时,预置数为输入数据的反码,即为M+1分频。图5所示是双模分频锁相频率合成器的工作原理。图中,外部压控振荡器(VCO)的输出频率为fVCO,晶振的输出频率为fOSC;14位可编程参考计数器的分频比R为6~16383;11位可编程计数器的分频比N为16~2047,7位吸收计数器的分频比A为0~127,A应小于N;相位比较器的两路输入信号分别为fr和fp,双模前置分频器分频比P为64/65或128/129。双模分频器的输出可同时驱动两个可编程分频器,分别预置为N、A,并进行减法计数。在%26;#247;N计数器未计数到0时,模式控制为高电平,双模分频器的输出频率为fVCO/(p+I)。当输入A%26;#215;(p+1)周期后,%26;#247;A分频器计数到0,此时模式控制电平将变为低电平,同时%26;#247;N分频器还存在N-A,因此,必须N>A。这样,受模式控制低电平控制,双模分频器的输出频率为fvco/p。再经过(N-A)%26;#215;p个周期,%26;#247;N计数器也计数到0,此时两计数器重赋预置值N、A,同时PD输出比相脉冲,并将模式控制信号恢复到高电平。在一个完整的周期中,输入的周期数(即总分频比)为: NT=A%26;#215;(P+1)+(N-A)%26;#215;P=P%26;#215;N+A 所以:fp=fvco/[(P%26;#215;N)+A] fr=fosc/R 当相位锁定时: fr=fp,即fvco=[(P%26;#215;N)+A]fosc/R。 FC引脚用于改变相位比较器的相位特性。根据FC脚的输入电平,可将内部积分器的输出电平(Do端)特性和相位比较器的输出电平(φR、φP)求反。此外,FC还控制着相位比较器监测端(fout)的输出电平。 5 应用电路 MB15A02的典型应用电路如图6所示。该电路是一个由微机控制的UFH移动无线电话信道的频率合成器,其工作频率为450MHz,fr=25kHz。由图可见,MB15A02的外围电路非常简单。电路中可设置环路总分频比为NT=NP+A=17733~17758,其中P=64,N=277,A=5~30。由于fvco/NT=fp=fr=fosc/R,所以,输出频率(VCO输出)应为:fvco=fr%26;#215;NT=443.325~443.950MHz,步进25kHz。 在图6中,R值可根据选定的参考晶振频率来确定。C1、C2值取决于晶振频率。应当说明的是:MB15A02的LE、FC端内部有上拉电阻器。当采用外部积分器时,Vp端连接到Vcc端。当LD为高电平时,电路为锁定状态,此时锁定检测端(LOCKDET)输出低电平。特别要注意的是,由于该电路要工作在UFH频段,因此,LPF电路设计中的0Ω电阻不能忽略。
编辑: 引用地址:http://www.eeworld.com.cn/designarticles/others/200703/9484.html
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