具有双向接收和发送功能的双向串行收发器S2067

2006-05-07 15:49:54来源: 国外电子元器件

1 概述

S2067是AMCC公司生产的具有双向接收和发送功能的高速串行数据传输芯片。该芯片内含两个独立的收发器,每一个收发器均能以2G/s的速率单独处理来自接收或发送地址的独立数据。S2067有两个用于接收和发送的串行I/O口,这两个串行I/O口是利用光信号或电信号进行数据传输时不可缺少的端口。

S2067的每一个单向信道在并行到串行和串行到并行的转换、以及时钟产生和恢复时均可提供8B/10B的编码和解码。其中片发送锁相环电路(PLL)可以将较低的参考时钟合成为高速时钟。而在片接锁相环电路(PLL)则可用于时钟的恢复以及两个自由输入数据的计时。在利用铜线或者光纤导线和与PECL兼容的I/O端进行接口以发送和接收数据时,S2067可以保证极好的信号传输完整性。利用其发送和接收串行I/O还可以为其它开关结构或线性接口提供支持。另外,在本地循环模式时,它还可以用于系统的检测诊断。

S2067的主要特点如下:

●操作速率范围宽达0.77GHz~1.3GHz;(发散式多信道结构的速率为1072MHz,以太网结构的线速率为1250MHz);

●可将低速参考时钟合成为双向发送锁相环时钟;

●片内双向接收锁相环可为每一个信道提供独立的时钟数据恢复功能;

●内含串行中断TTL中断输出;

●可在片对两个独立的并行8位信道进行8B/10B的在线编码和解码;

●具有2×8位并行PECL接口;

●有低抖动串行PEC接口;

●具有局部循环功能;

●具有COAX、TWINAX和光纤通信接口以及用于高速发送和接收的串行接口;

●采用3.3V单电源供电,功耗为1.6W;

●采用156脚TBGA四方小型封装形式,大小为21mm×21mm。

2 引脚排列

S2067采用3.3V电源供电,功耗为1.6W,封装形式为156脚四方型封装。图1所示是S2067的封装示意图及引脚名称排列,图中外框中的引脚名称是和中间的引脚一一对应的。

图2所示是S2067的输入输出信号示意图。可以看出,S2067除具有多种必要的控制功能端口以外,更主要的是具有两个独立瓣发送和接收器,可以独立地进行数据的发送和接收。

3 发送系统

S2067的发送系统可以提供多种输入时钟选择。另外,该发送系统内部还有一个单向锁相环,能够产生适用于所有发送部分的串行发送时钟。S2067的工作频率范围为0.77GHz~1.3GHz。图3所示为S2067发送工作原理图。

3.1 数据输入

S2067可以用来设计简单的并行接口数据传输系统,它能提供灵活的并行数据时钟。同时,通过简单的操作还可使用户同步发送数据和参考时钟,或者钭输出时钟象参考时钟那样提供给PLL,以增强串行接口的紧凑性。S2067独特的输入结构可使用户将PLL中的参考源方便地“清除”以接受由外部输入到器件的可靠的时钟数据。

S2067还可以通过片内VCO为系统提供时钟,并在TCLKO脚输出。其输出频率可以是固定的并行字节速率、也可以是1/10或1/20的串行数据速率。同时,这些时钟也可以象系统时钟一样用于逆程电路。

输入到S2067的每一个通道中的数据都是10位字宽度,其中包括8位用户数据以及KGEN和SOF。而且每一通道均提供一个FIFO输入信号和时钟输入信号(TCLKx)。S2067可被设定为TCLKx模式或者REFCLK模式。无论在TCLK还是REFCLK模式,每一位FIFO数据均由TCLKx提供。另外,S2067还可为逆程电路提供一个来自发送VCO的并行TTL时钟(TCLKO)。表1所列为S2067的发送输入模式。

表1 S2067的发送输入模式

TMODE 操  作
0 REFCLK模式,REFCLK用于全部通道
1 TCLK模式,TCLKx用于所FIFOs时钟数据

在TCLK模式工作时,用户能够很容易地获得并行10位接口所必需的相应设置和保持时间。该TCLK信号可用于记灵数据流入内部寄存器的时间以及同步S2067的内部数据流,以确保操作的稳定性。在使用VCO作为参考时,TCLK可以不用,这样有助于在串行输出时防止参考时钟的抖动。也可以将频率锁定在REFCLK上,锁定的频率可以是任意的,但是其相位关系必须固定。S2067的内部定时调节器可在复位期间完成所有设定。每一次同步,S2067在TCLK和REFCLK之间能够接受±3ns,以上的相位漂移。

S2067的所有工作模式均支持满速率和1/2速率操作,当RATE为低时,S2067的串行数据传输速率与VCO频率相等。而当RATE为高时,VCO频率在送入芯片之间被一分为二。因此,无论是发散式通道结构还是串行板式结构,S2067均可使其发满速率或者1/2的VCO频率运行。

3.2 8B/10B译码

S2067还可为每个通道提供8B/10B的线性译码,该8B/10B的发送译码包括串行编码和译码规则、特殊字符和出错控制。编码时,一个周期内的8位信号将被编成10位发送字符,该字符取决于译码的长度,原则是在接收时钟恢复之前将发送位数据流完全发送出去。采用这一编码过程可以极大地提高单个数据被检测出来的可靠性,同时又能检测数据的发送和接收器件出现的多种错误。

发送译码字符有用于数据发送的D-字符和用于控制的K-字符。每一个D-字符和K-字符都具有正、负奇偶校验。每一个代码字的校验均可根据所控制的数据流的不同编码进行不同的选择。在所有通道均用KGENx输入来单独控制时,产生K-字符校验。当KGEN被确认后,并行输入数据被映射到相应的控制字符中。

3.3 参考时钟输入

参考时钟输入应该由低抖动的时钟源来提供,所有系统中的参考时钟均应保证在200PPM之内,以保证在时钟恢复单元中能够锁定串行数据。

参考时钟频率可以选择CLKSEL=0时的1/10串行数据速率,也可以选择CLKSEL=1时的1/20串行数据速率。具体的操作关系如表2所列。

表2 操作频率关系

RATE CLKSEL CLKSEL频率 串行输出速率 TCLKO频率
0 0 SDR/10 0.77~1.3GHz SDR/10
0 1 SDR/20 0.77~1.3GHz SDR/10
1 0 SDR/10 0.39~0.65GHz SDR/10
1 1 SDR/20 0.39~0.65GHz SDR/10

3.4 串行数据输出

S2067可以向每一个通道提供两路高速的差分输出。这样,就使得每一个通道都能同时驱动第一和第二个开关,从而极大地提高了线路板上所有器件和二个开关,从而极大地提高了线路板上所有器件的散热性能和可靠性。除了回板模式被激活以外,这两路高速差分输出在系统中起着主要作用。

每一个高速输出端到地端(VSS)均应接一个电阻,其值应在4.5kΩ左右,该阻值可以在系统性能达到最佳时使系统的功耗达到最小。其实,该电阻的值也可以低到450Ω,但是450Ω的电阻将白白地浪费系统的功率,而又使系统的其它性能得不到多大的提高。

4 接收部分

S2067的每一个接收通道均可用来设计通过物理层实现的串行板式接收器。图4所示是该接收器的原理功能框图。

当接收端有信号出现时,接收器首先试图从所接收的数据流中恢复串行时钟,在获得位同步之后,S2067再检查串行比特流中出现的K28.5字符以确定字同步的执行。一旦位同步和字同步都完成同步,接收器立即在其并行输出口输出解码数据信号。

4.1 数据输入

S2067的每一个接收通道可提供两个不同的接收器,以支持在串行板应用时两个数据结构开关之间的转换。在把来自于发送器的串行数据转换成接收器的串行输入数据时,S2067的每个通道都有一个环路模式。而两个通道的环路功能均由环路使能信号LPEN来控制。

输入到S2067的高速串行输入信号的偏移范围为信号中心值到VDD-1.3V,可以用一个简单的电阻来进行输入交流耦合。对于数据输入较少(在长时间内没有数据输入)、信号正偏压较小或有反相信号输入的系统,可以在输入到VDD之间连接一个10kΩ的电阻来建立反相输入。这样可以防止输入振荡以避免输入信号的漏检。

4.2 时钟恢复

S2067的每一个通道在有输入数据流时均应执行时钟恢复功能。为了满足串行板式系统的需要,该功能已被优化在S2067的接收器PLL中。时钟恢复功能中有一个简单的状态机,它能够从串行数据输入或参考时钟上获得锁定判定。该判定的主要依据是串行数据输入的频率运行长度。无论在任何时候,一旦该频率和运行长度出现不正常。则状态机立即强制VCO锁定参考频率。以使VCO在没有数据时能够维持正确的频率。

如果串行数据输入的频率和运行长度这两个条件都得到满足,那么,S2067中的CRU将对该数据进行锁定。锁定完成以后,ERR、EOF和KFLAG状态线将对LOCK-DET进行确认,以使运行长度测试既使在没信号出现时也能够得到满意的输入噪声。在这种状态下,锁定探测状态即可对REFCLK的VCO频率通道进行诊断。

该“锁定参考”频率判据能确保S2067在串行输入频率出现变化时迅速作出响应(与参考频率相比较),并生成新的锁定状态。而新锁定状态依赖于电流锁定状态。参见表3。

表3 锁定参考频率判据

电流锁定状态 PLL频率(REFCLK) 新锁定状态
锁定 <488ppm 锁定
488~732ppm 不确定
>732ppm 不锁定
不锁定 <244ppm 锁定
244~366ppm 不确定
>366ppm 不锁定

表4 ERR、EOF和KFLAG的状态所对应的字符功能

ERR EOF KFILAG 功  能
0 0 0 常规字符;表示一个效的数据字符已经发现
0 0 1 K字符(非K28.5);表示一个不同于K28.5的K字符已经发现
0 1 0 不用
0 1 1 K28.5+或28.5-;表示任意 极性的K28.5字符已经发现
1 0 0 无效代码字;表示接收到字符是不能用于通讯的有效Dz.或Kx.x符蚋像
1 0 1 TCLK操作模式;表示CRU位锁定失效
1 1 0 奇偶错误;表示检测到运行错误
1 1 1 不用

4.3 参考时钟输入

参考时钟应该由低抖动的时钟源来提供。接收数据流频率应为200ppm,这样才能确保接收PLL的可靠锁定。S2067为其接收器和发送器提供了同一个参考时钟。

4.4 串/并转换

一旦S2067的CRU在10位字的边沿获得位同步,S2067中的字同步将完成8B/10BK28.5代码字的检测和排列。S2067将检测并按K28.5的任何极性进行比特排列。芯片中的每一个通道在数据流的任何时候都进行K28.5的检测和排列。无论对于TCLK还是REFCLK操作模式,K28.5的出现显示着每一个通道的EOFx信号情况。表4所列为ERR、EOF和KFLAG的不同状态组合所对应的字符功能。需要说明的是:无论那一个通道,只要ERR、EOF和KFLAG的状态组合为“1 0 1”,均表示CRU位锁定失效。

4.5 数据输出

S2067接收器的数据将在DOUT(0:7)输出。K字符用于标记KFLAG信号,EOF(和KFLAG一起)用于显示K28.5字符接收。残缺的代码字和解码错误将在ERR输出中显示。ERR、EOF和KFLAG将在FIFO数据中被缓冲以保证S2067所有数据的同步。如果TCLK或者REFCLK中的一个通道有错,系统将单独予以告警。

S2067的TTL的输出已经被优化在系统的65Ω线性阻抗中,该阻抗匹配在馈线长度适当时可以保证系统的良好性能。

5 应用

S2067以其优良的特性和巨大的功能可广泛用于高速数据传输系统、高速以太网(Gigabit)、发散式多通道结构传输(Fibro)、工作站、数据广播系统、扩展串行板以及所有的点对点的传输方面。

图5是S2067用于背板电路系统原理框图。该电路以S2067作为工作站的中心控制芯片来控制系统中的多个由S2065组成的工作点的数据的接收和发送。图5中的S2016、S2025和S2028为多路交叉总线开关。

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/others/200605/2428.html
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