CDMA移动台接收机的实现研究

2006-05-07 15:50:12来源: 电子技术应用

现行的移动通信系统基本是蜂窝移动通信系统。蜂容移动通信系统经历了几代发展。第一代是采用频分多址(FDMA)的模拟蜂窝移动通信系统,如美国的AMPS、英国的TACS系统等。第二代基本是采用时分多址(TDMA)的数字蜂窝移动通信系统,如美国的AMPS、欧洲的GSM系统等。

随着IS-95标准的颁布,扩频通信技术广泛应用于移动通信和室内无线通信等各种商用应用系统,为用户提供可靠通信。目前,CDMA技术已被广泛接受为第三代移动通信系统的主要技术。

1 扩频序列的同步

同步技术历来是数字通信系统的关键技术。同步性能的好坏直接关系到扩频系统性能的优劣。直扩系统只有在完成扩频序列的同步后,才可能用同步的PN序列对接收的扩频信号进行相关解扩,把扩频的宽带信号恢复成非扩频的窄带信号,以解调出传送的信息。扩频信号的同步分为两个阶段:初始捕获阶段和信号初始捕获后的跟踪阶段。捕获是粗同步过程,而跟踪是细同步过程。

1.1 扩频序列的初始捕获

跟踪单元的工作范围有一定限度,被称为捕获带。扩频序列的捕获是指接收机的开始接收扩频信号时,调整和选择本地扩频序列的相位,将收发机扩频序列的相位差调整至捕获带内,在跟踪单元开启前,获取扩频序列的粗同步。从原理上讲,匹配滤波器或相关器结构是建立初始同步的最佳方法。匹配滤波器可以在中频实现,也可以在基带实现。在中频上多采用声表面波抽头延迟线(SAWTDL),一次完成解扩解调。匹配滤波器的基带实现方法是直接对接收信号以码片速率采样,然后采用数字方式匹配。匹配滤波方法的实质是一种并行捕获方案,可以对伪随机序列进行快速捕捉。但实现起来需要多个并行的支路,硬件过于复杂,故适用于突发通信、无线局域网等场合中短周期PN序列的捕获。在CDMA系统中,短PN序列周期为2 15,长PN序列周期为2 42-1,并不适合使用并行捕获方案。因此,CDMA系统适于采用基于滑动相关的串行捕获方案。从些实际的考虑表明:只要初始频率误差比较小,在获得准确相位和频率同步之前,首先获得扩频序列的时间同步是比较合理的。捕获过程通常在载波同步之前进行,载波的相位是未知的,所以大多数的捕获方法都是用非相干检测。单积分滑动相关捕获系统如图1所示。相关器将本地PN序列与接收到的信号相乘即进行关运算,然后再积分,求出它们的互相关值。将互相关值作为一次观测得到的检测变量,由检测变量依照一定的检测方法对定时假设进行检验(通常是与门限进行比较)。若假设获得通过,则完成扩频序列的捕获,否则控制本地PN序列发生器向前或向后滑动一个码元,再对下一个定时假设进行检验。

    影响捕获性能的主要因素是积分区间长度、同一相位上的观察次数(L)、检测方法以及用来和相关器输出进行比较的门限等。

检测方法为将检测变量Z与判决门限θ进行比较,若Z≥θ则认为检测通过,否则认为检测失败。只做一次观察时,只对一个检测变量Z进行检测。这种情况下虚警概率PF和检测概率PD分别为[1]:

    式1中μ是N个码片观察时间内相关器输出信号的信噪比,V是相关器输出噪声方差的2倍。

实现系统中希望虚警概率越小越好。当判决门限θ一定时,减小虚警概率常用L>1的多次比较法。这种情况下,各Zi是独立的随机变量,虚警概率PF和检测概率PD分别为:

1.2 扩频序列的跟踪

一旦扩频序列的捕获完成,初始搜索过程即停止,开始精细的同步和跟踪。由于无线信道多径衰的影响,移动台和基站的相对运动以及时钟的不稳定,校正过程必须不断地进行。跟踪环路不断校正本地序列发生的时钟相位,使得本地序列的相位变化与接收信号相位变化保持一致,以实现对接收信号的相位锁定。扩频序列跟踪环路的定时误差估计利用扩频序列自相关函数的偶对称特性实现,并根据该位差产生能减小该相位差的控制信号,保证本地序列相位变化与接收信号一致。跟踪环路通过迟早门实现,结构图如图2。本地序列发生器产生超前和滞后Tc/2的两路PN序列,分别与接收信号共轭相乘并在N个码片时间内累加,相关的结果送给定时误差估计单元,得到定时误差估计值。

2 RAKE接收

在现代移动通信系统中,为克服移动信道多径衰落对信号的影响,一般采用RAKE接收技术。由于前向信道含有导频信道,因而移动站接收机可采用相干RAKE接收模型。

在CDMA通信系统中,考虑单用户的情况。假设使用了K个信道,则等效基带发射信号为:

    其中di(t)表示第i个信道的信息序列,是取值为±1的等概序列。Wali(t)是分配给信道i的Walsh函数。Po为导频信道的能量,P是其它信道i的发射功率。PN(t)是等效复PN序列,由I、Q两路PN码组成:

    经过有L个抽头的多径信道模型后,接收信号为:

    式(5)中时变的抽头系数{ck(t)}即为多径信道模型中的每一径复系数。其中n(t)为加性高斯白噪声。

为了估计信道抽头系数,Rake接收机中包含信道参数估计单元,利用导频信道来进行信道参数估计。其结构如图3所示。根据最大似然准则,信道估计可由接收信号与本主扩频序列进行相关运算并对相关结果进行取样得到,即:

    其中npl为信道估计器的输出噪声,NTc为信道估计的积分长度。为保证信道估计的精度,相关积分的时间应尽可能地长,但同时又要保证在这段时间内信道没有发生变化。

    于是得到第l径信道系数的估计:

    应用最大比合并准则,推得RAKE输出的判决变量为:

    相应的RAKE接收机模型如图4所示。

实际的多径传播中,并不是L径中每一径都存在信号分量。由于衰落的影响,在某些时刻RAKE接收机的某些抽头的相关输出将只有噪声分量。最大比合并方式由于实际噪声的影响及计算过程中的误差,在纯干扰多径的抽头系数将引入噪声,降低RAKE接收的性能。为了消除纯干扰多径的影响,RAKE接收机应动态选择搜索窗内信号能量最强的几径进行合关。IS-95标准规定移动站RAKE接收机应具有三径分集的能力[5]。

3 自动频率校正

由于发射机和接收机的相对运动以及时钟的不稳定,接收机本地载波与接收到的信号载波频率间存在频率误差,即使用信道估计得出的参数来进行最大比合并,接收机的性能也会随着频差的增大而下降。可以采用自动频率控制技术对这个频差进行补偿,保证接收机正常工作。

在自动频率控制环路中,可以用最大似然函数来估计载频偏差。这种估计应在具有最大信噪比的信号上进行,因此RAKE接收机采用最大比合并方式,合并后的判决变量V(k)具有最大的信噪比。选择合适的RAKE接收机对导频信道解调的积分区间TE,使在积分区间中,信道衰落因子近似不变。利用最大似然法推得:

    载波频差Δf的估计:

一般希望在解调业务信道上的数据时,信道参数估计不受较大的频率偏移的影响,这样才可保证良好地接收话务信息。因此,需在业务链路建立之前就进行频率校正。在CDMA系统中,导频在CDMA前向信道上是不停发射的,导频信号的存在为实现这一目标提供了可能。导频信道的等效基带信号同样存在着频率偏差,故可以从中取频差Δf

频偏估计具体步骤为:在第k次信道估计区间(k-1)Te~kTe(Te为信道参数估计时间)

(1)在T内对导频上的数据进行解扩,求取多径参数C(k),并保存能量最能的三径。

    (2)取上一次保存的最强三径,并进行加权合并和数据判决。

    (3)根据合并结果,得到频率偏移的估计量

    从图5可以看到,这种方法相当于解调导频信道上的数据,然后人其合并结果中估计频率偏移量。

4 移动站接收机的FPGA实现

移动站接收机要实现的功能有导频信道伪随机序列的捕获、跟踪和定时;同步信道的接收;实现系统同步;寻呼信道的接收;业务信道的接收。为实现以上功能,移动站接收机可由A/D转换、RAKE接收、PN捕获、定时跟踪和自动频率校正(AFC)等基本模块组成。

4.1 导频捕获单元FPGA实现

移动站接收机捕获单元框图如图6所示。捕获单元在一个码片时间内完成32个相位的相关运算,以1/2chip为步长在16chip范围内搜索相关峰,对I、Q两种相关的结果进行平方和运算,得到解相关输出信号的能量。PN码发生器2产生用于搜索相关的I/O路PN码。比较搜索单元比较32个相关值中的最大值,存储该最大值对对的相位以及PN码发生器2的初始状态,用于搜索所的PN相位后使系统与导频信道同步。PN码姓器1在每次相关的过程中向前跳跃16个状态,同时在每次32个相位相关之前将发生器的状态置入PN码发生器2,从而实现每次能搜索新的32个相位,直到32768×2个相位全部搜索完毕。

4.2 RAKE接收机及自动频率校正单元的FPGA实现

跟踪单元中定时误差的估计可直接利用信道估计的结果,AFC模块根据RAKE的合关结构估计频偏,因此实现时把跟踪、RAKE接收和AFC合在一起考虑。定时跟踪单元根据捕获到的PN码相位设定接收机工作窗的位置。RAKE接收机完成最强径信号的解扩接收,同时利用搜索相关器,在对工作窗内各径动态搜索的同时,获得最强径超前和延迟半个码片的两路信号的相关能量,两路相减形成误差信号,跟踪环路根据误差的大小对数据延迟线的抽头进行调整。RAKE接收机的结构如图7所示。自动频率校正采用中频频率补偿方案,根据RAKE接收机输出的导频信道的解扩信号,估计出包含移动台和基站之间载波频率率误差的控制信号,经过数模变换后输出至射频模块,调节移动台振荡器的输出频率,使之与基站的输出频率相同,保证前向业务信道数据的正确解调。

移动站接收机中信道估计、数据解扩及定时跟踪都需要接收信号与本地序列进行相关运算,相关器组在整个接收机设计中占很大的资源。自动频率校正环路与数据速率相比,调整速度很慢,可用于数据处理的时间很充裕。为节省硬件资源,在设计中大量使用了串行处理和模块时分复用技术。

4.3 硬件实现结果

采用VHDL 语言对各个模块进行了描述,并同样运用Aldec公司的ActiveVHDL仿真工具进行了功能仿真和验证。在验证了功能的正确性以后,采用EDA级合工具Exemplar对电路进行了综合和优化。最后利用Altera公司提供的Quartus软件将设计的逻辑下载到了一片APEX20k EP20K200RC240 FPGA中。

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/network/200605/3236.html
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