一种用于SDH光纤传输系统设备时钟的数字式锁相环

2006-05-07 15:50:06来源: 电子技术应用

    本文介绍一种捕获带宽很窄的数字锁相环,由它构成的SEC具有很好的频率和相位特性,并对时钟基准具有很好的跟踪性能,完全满足ITU-TG.813规范的要求。

1 数字锁相环的设计原理

    锁相环(PLL)是一种相位负反馈控制系统,大致分为模拟型和数字型两类。由于用于SEC的锁相环。需要能对其工作模式进行控制,而使用模拟锁相环作到这一点较为困难,因此我们采用数字锁相环(DPLL)。该DPLL由鉴相器、环路滤波器、D/A转换器及压控振荡器四个部分构成。其工作原理如图1所示,下面分别对它的各个部分加以介绍。

1.1 鉴相器

    参看图1,鉴相器(PD)是一个基于计数器的相位比较装置,用来检测参考时钟信号frclk(t)与压控振荡器(VCO)输出的反馈信号fvcoclk(t)之间的相位差,其输出Ud(t)是该相位差的函数。为了提高PD的分辨率,我们对相差进行了重复采样,并对重复采样的相差值进行平均。PD可分为相位比较器和相位平均器两部分。

1.1.1 相位比较器

    相位比较器用来比较参考时钟基准信号RCLK与VCO输出信号VCOCLK之间的相位差。相位比较器的结构如图2所示,它由参考周期计数器、相位计数器、相位采样寄存器及相位重采样控制器构成。

    参考周期计数器用来设置对相位计数器进行采样的参考采样周期。用RCLK作为它的计数脉冲,当参考周期计数器计满一个周期后,它将输出一个采样使能信号SAMPLEN。相位计数器用来对VCOCLK进行计数。

    相位采样寄存器用来寄存相位计数器的计数值。当一个参考采样周期结束时,相位采样寄存器在SAMPLEN的作用下,保存相位计数器的计数值。

    将参考周期计数器和相位计数器的理想计数周期(VCOCLK锁定于RCLK时)设为相同。两个连续的相位计数器采样值之差,对应着一个参考采样周期内VCOCLK与RCLK相位差的变化。由此即可得出VCOCLK与RCLK的频率关系。

    为了防止在一个相位平均周期同时使用相位计数器翻转点两侧的相位采样值来作相位平均,我们设计了相位重采样控制器。首先按照相位计数器计数值的大小将相位计数器的计数过程分成四个象限,每个象限约等于计数器满值的四分之一,再用比较器来确定每次采样是在计数的哪个象限。如果两次连续的采样是在第一和第四象限,则这两个采样值在数值上不连续,因此这个相位平均周期无效。此时,相位重采样控制器将产生一个参考相位定位信号RPHAF,由它对相位计数器清零,使相位采样点落于相位计数器的计数中间值处。RPHAF同时送给相位平均器。

1.1.2 相位平均器

    为了提高PD的分辨率和对输入随机噪声的抑制能力,我们对相位计数器输出的相位值进行了重复采样,再对获得的多个相位值进行平均。但是要注意被平均的采样值个数并不可以无限提高,因为最终的采样频率即相位平均频率必须满足 Nyquist准则对采样频率的要求,即相位平均频率必须大于相位变化频率的两倍。

    相位平均器的结构如图3所示,它由采样计数器、采样累加器、相位平均控制器及相位累加值寄存器构成。

    虽然该功能模块称作相位平均器,但它实际上只是完成累加功能。它将十六位的相位采样值(PHSAMP)变为三十二位的相位累加值(PHWORD),并不对累加值做除法,该除法可隐含在环路滤波器的增益取值中。

    采样计数器对SAMPLEN进行计数,进而设置相位平均周期。采样累加器用来对一个相位平均周期内的PHSAMP作累加。当一个相位平均周期结束时,采样计数器发出一个标志信号EOC,使相位采样累加值移入相位累加值寄存器,同时,对采样累加器清零。

    相位平均控制器一方面在每个相位平均周期结束时向处理器发出读数请求信号CPU-RD,另一方面在发生参考相位定位事件时防止将无效的相位累加值写入相位累加值寄存器,同时,向处理器发出参考相位定位状态指示信号RPHAC。

    我们采用现场可编程逻辑阵列(FPGA)实现PD。

1.2 数字式环路滤波器

    数字式环路滤波器(DLF)用于滤除PD输出信号中的高频噪声,并控制相位校正的速度。它的输出经D/A转换后,控制VCO的输出频率。根据DLF算法的不同,DPLL可以有三种不同的工作模式。DLF的算法由相位瞬变监视器决定。下面分别介绍相位瞬变监视器和DLF的滤波算法。

1.2.1 相位瞬变监视器

    相位瞬变监视器由单片机系统实现,用来监视鉴相器输出结果的变化,如图4所示。

    用上一个相位累加值与当前的累加值相减,差值为Δθ。在一个相位平均周期内,Δθ对应着VCOCLK与RCLK相位差的变化。Δθ的大小决定着DLF的算法,使DPLL工作在三种不同的模式:快捕模式、跟踪模式和保持模式。DPLL的工作模式变迁如图5所示。

    当DPLL刚进入初始状态或退出保持态时,DPLL使用较大的DLF增益以加快捕捉参考频率的速度,此时DPLL的工作模式称为快捕模式。用Δθ来调节先前计算的用于控制VCO的电压控制值(VOLCON)。如果Δθ为正,即当前的累加相位值小于上一个累加相位值,则意味着VCOCLK比RCLK要慢,这时就要增加VOLCON的值。反之,就要减小VOLCON的值。该功能由DLF算法来实现。

    当DPLL处于快捕模式时,如果相差值Δθ在连续3个相位平均周期都小于对应的快捕相差门限Δθfast,则DLF取较小的增益,DPLL处于跟踪模式。此时, VOLCON的调节方式和快捕模式时的相同。

    当DPLL处于跟踪模式时,如果相差值Δθ大于保持态门限Δθhold,则DPLL进入保持模式。此时,DLF不再更新VOLCON。在保持模式,如果相差值Δθ在连续3个相位平均周期都小于保持态门限Δθhold时,DPLL将退出保持模式而进入快捕模式。

1.2.2 数字式环路滤波器的算法

    DLF的算法是指用于滤除PD输出信号中高频噪声以及计算VOLCON的传递函数。根据该算法的不同,DPLL可以工作在快捕、跟踪和保持三种状态。

    DLF由具有积分特性的数字式低通滤波器构成。如果要使用一阶模拟滤波器得到锁相环,则该滤波器的传递函数可为:

    H(s)=A / S     (1)

    ITU-T G.813要求PLL通常在1Hz~10Hz之间,通带内幅值的增益不高于0.2dB,而且对高频分量应有-20dB/(10倍频程)的衰减,由此可以确定A的取值范围。相位瞬变监视器根据相位累加值的变化,可以确定不同的A值以使滤波器获得不同的增益,进而使DPLL在快捕和跟踪状态转换,或保持VOLCON不变而处于保持态。

    我们使用双线性映射法来设计符合式(1)滤波特性的无限冲激数字滤波器,其相应的Z变换传递函数为:

    H(Z)=ATs(1+Z) / 2(1-Z)   (2)

    这里Ts是DLF的采样周期,等于相位平均器的相位平均周期。由式(2)即可得到该DLF的递推滤波算法,该算法由单片机系统来实现。

1.3 压控振荡器及D/A转换器

    参看图1,压控振荡器(VCO)是一个电压/频率变换装置,它的输出频率与输入控制电压呈线性关系,即

    fvcoclk(t)=fvcoclk+k·U(t) (3)

    当VCO输出频率fvcoclk(t)与基准频率frclk(t)不同时,PD的输出电压U(t)是频率差和相位差的函数。U(t)经过DLF低通滤波后得到U(t),用来控制输出频率fvcoclk(t)使其接近输入频率frclk(t),直至频差消失、频率锁定。

    假设Δf是VCO的频率变化范围,b是D/A转换器的位数,则VCO的输出频率精度Δf可表示为:

    Δf=Δf / 2 b    (4)

    由式(4)可以看出,D/A转换器的精度决定着VCO输出频率的精度。本DPLL使用16位的D/A转换器,以获得足够高的输出频率精度。

2 性能测试

    我们对该DPLL的多种指标作了测试,下面主要给出锁定模式下的相位漂移和保持模式下的相位漂移。测试方法如图6所示。

2.1 锁定方式下的相位漂移

    参看图6,将参考基准时钟RCLK和锁相环输出时钟VCOCLK分别接入比相仪的两个通道,当DPLL锁定于RCLK(VCOCLK 等于RCLK)时,即可测量在锁定方式下VCOCLK相对于RCLK的相位漂移。

    图7中,一条曲线为ITU-T G.813给出的锁定方式下允许的最大时间间隔相位误差(MTIE)模板的曲线,另一条曲线是相应的实测曲线。由图可知,本DPLL远远优于该项指标。

2.2 保持模式下的相位漂移

    参看图6,当DPLL锁定于RCLK时,人为切断RCLK对DPLL的输入,DPLL则由锁定态进入保持态,可用比相仪测量在保持态时VCOCLK相对于RCLK的相位漂移。

    图8中,一条曲线为ITU-T G.813给出的DPLL由锁定态进入保持态所允许的最大相位变换模板的曲线,另一条曲线为对应的实测相位漂移曲线。由图可知,本DPLL远优于该项指标。

    由该DPLL所构成的SDH设备时钟系统具有很好的频率稳定度和相位特性,并对时钟基准具有很好的跟踪能力,完全满足ITU-T G.813规范的要求,已成功地应用于我部研制的SDH(155Mbit/s)光纤传输系统中。

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/network/200605/2979.html
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