DDRSRAM与HSTL电平标准

2006-05-07 15:49:37来源: 电子技术应用

SAMSUNG DDR SRAM是一种目前世界上速度最快的SRAM之一。在读取这种SRAM中的数据时,由于其特殊的电平特性和高速特性,其读取电路设计和传统SRAM有所不同。本文对这种新型高速SRAM器件的应用进行了说明,并讨论了一种还不多见的电平标准HSTL。

1 HSTL电平

1.1 基本定义

HSTL(High Speed Transceiver Logic)是由JEDEC(Joint Electron Device Engineering Council,属于电子工业协会EIA)在1995年正式制定的一种电路逻辑标准。

HSTL是一种技术独立的数字集成电路接口标准,为了实现电压扩展和技术独立I/O结构而开发的。此标准所要求的I/O结构是差分放大输入(一个输入内部关联成一个用户提供的输入参考电压,此电压用于单端输入)和使用Vcco的输出。所谓技术独立,实际上指用来做输入参考和输出Vcco的电压,与器件本身的供电电压不同。

HSTL最主要的应用是可以用于高速存储器读可。传统的慢速存储器访问时间阻碍了高速处理器的运算操作。在中频区域(100MHz和180MHz之间),可供选择基于单端信号的I/O结构有:HSTL、GTL/GTL+、SSTL和低压TTL(LVTTL)。在180MHz以上的范围,HSTL标准是唯一可用的单端I/O接口。利用HSTL的速度,快速I/O接口明显地提高了整个系统的性能。HSTL是高速存储器应用的I/O接口选择,同时也很完美地提供了驱动多个内存模块地址总线的能力。

1.2 分类

在HSTL标准中,根据输出缓冲特性的不同,HSTL被分为四种类型。其中,第1、3、4类为并行终端负载,第2类为串行终端负载。这里只给出第1类的负载情况,其他负载可以查阅本文参考资料。

HSTL-I的电平特性如表1所示。

表1 HSTL-I输入输出基本参数

参  数 最小值 典型值 最大值
VCCO
VREF
VTT
VIH
VIL
VOH
VOL
IOH at VOH(mA)
IOL at VOL(mA)
1.40
0.68
-
VREF+0.1
-
VCCO-0.4
-
-8
8
1.50
0.75
VCCO×0.5
-
-
-
-
-
-
1.60
0.90
-
-
VREF-0.1
-
0.4
-
-

HSTL-I的负载如图1所示。

可以看出,HSTL-I需要使用50Ω电阻来平衡传输线阻抗,同时也需要一个外部的VTT来提供上拉电压。

2 DDR SRAM

为了达到硬件设计要求,选用了目前世界上最快的SRAM器件——SAMSUNG DDR SRAM(K7D801871B)。该器件是512K×18 DDR SRAM,使用HSTL电平标准。其最快的型号可以达到工作频率333MHz,最大数据读取速率666MHz。

DDR技术被大众熟悉主要是DDR SDRAM开始进入PC机内部,竞争内存市场。而DDR技术本身也是作为下一代高速内存标准而被提出的。具体说,DDR技术是利用时钟的上升沿和下降沿进行数据读/写操作,而不是以往只能在一个时钟周期内进行一次数据读/写操作,这也是DDR(Double Data Rate,双倍数据速率)名称的由来。从芯片技术发展来看,提高存储器芯片的时钟频率是比较困难的,尤其要和其他器件相配合,也无法将时钟频率一下子提升。利用DDR技术,可以在不提高时钟频率的基础上,将数据传输速率提高到原理的两倍(理论值),其实现难度相对较低。因此,DDR技术已经被广泛地用在SDRAM、SRAM等存储器中,并且还有了利用双端口技术进一步提升传输速度的QDR(Quad Data Rate)架结。

为了数据输入时准确利用时钟的上升沿和下降沿,DDR SRAM的时钟要求差分输入,也就是说需要互为反相的两个时钟输入(K,K#)。另外,为了输出数据准确匹配时钟上升沿和下降沿,DDR SRAM专门提供了互为反相的两个输出时钟信号(C,C#)。

DDR SRAM的内部系统结构如图2所示。

3 连接SRAM和一般TTL电路

3.1 系统要求

在本项目中,前端采样数据是经过PCI接口被读取到PC机中的,这一方式的选择也是为了实现高速数据流读写;选择PLX PCI9054来连接PCI接口和本地电路。PCI接口(包括PCI9054)使用TTL电平(5V和3.3V),而数据保存在使用HSTL电平的DDR SRAM中,这就要求在PCI接口电路和DDR SRAM中必须有电平转换。

表2、表3分别给出TTL和HSTL的电平特性。

表2 TTL电平(单位:V)

信  号 最  小 最  大
VOH
VOL
VIH
VIL
2.4
-
2.0
-0.5
-
0.4
5.5
0.8

表3 HSTL电平(单位:V)

信号 最小 最大 典型

测试条件

VOH 1.3 1.5 - VDDQ=1.5
VREF=0.75
Vss=0
非可变阻抗
VOL 0 0.2 -
VIL -0.3 0.65 0.25
VIH 0.85 1.8 1.25

3.2 FPGA连接

因连接PCI接口和DDR SRAM需要一定的逻辑电路,使用PLD器件便于调试和修改。经过调研了解,目前主流的FPGA厂商Xilinx和Altera在其大容量FPGA产品中都提供了对HSTL电平的支持。其中,Xilinx的Virtex系列(包括Virtex,Virtex-E,Virtex-II)和Altera的Apex系列(包括Apex,Apex II)都可以支持HSTL电平,并且还支持DDR逻辑。因此,使用FPGA来连接DDR SRAM和PCI9054,避免了自行搭建电平转换电路。对于所用的32位地址/数据电路来说,分立器件电平转换电路所需要的器件数量是很大的,不利于板卡的设计和布线。

图3是FPGA实际逻辑的结构图。图3中继电器是为配合其他部分电路使用的。

图4是Xilinx Virtex系列中的HSTL I/O器件符号。另外还有专门的输入/输出器件,这里略去符号介绍。可以看出,这是一个三态的I/O端口,IO端连接FPGA的IO端口,I和O端分别连接输出和输入逻辑电路,而T则类似于总线开关,控制输出是否成高阻态。

DDR SRAM应用了许多提高传输速率的新技术,高速数字电路设计者因此多了一个良好的选择。HSTL作为高速电平标准,也会随着DDR SRAM的应用而越来越广泛地被专业人员所熟悉。可以预料,基于HSTL的高速器件会越来越多。了解和掌握HSTL电平、DDR技术是未来高速数字电路设计者必须具备的技能。

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/memory/200605/1596.html
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