分时存储技术在高速数据采集中的运用

2006-05-07 15:49:35来源: 电子产品世界

前言

随着半导体集成电路(IC)技术的不断发展,A/D转换器的速度越来越快,美国TI公司和AD公司都开发出了采样速度100MSPS、价位低廉的器件,这使得高速数据采集电路的广泛应用成为可能。但A/D转换仅是高速数据采集电路中一个重要组成部分,另一个重要组成部分就是高速数据存储电路。由于高速存储器的价格居高不下,它又成为高速数据采集电路广泛应用的瓶颈。如何突破存储器速度的限制,如何用低价的、速度较慢的存储器通过合理的设计,以达到高速存储器的效果,这正是本文要探讨的问题。

高速数据采集电路的构成

从数据采集电路的框图(图1)可见,整个电路由两部分组成:一是数据采样电路,二是数据存储电路。两个电路的工作是由采样时钟发生器产生的时钟同步的。采样速度有多高,存储的速度就要求有多快,否则将丢失信号的信息。

要跟上高速A/D的采样速度则需要高速的存储器。目前市面上常见的静态存储器的速度都在30~50ns之间,15~20ns的静态存储器的价格成倍地高于通用的静态存储器。在设计高速数据采集电路时总会遇到这样的问题:怎样突破静态存储器存储速度的限制,怎样降低高速采集系统的成本。我们在电路的设计上进行了尝试,采用分时存储技术有效地解决了这个问题。

分时存储方案

    分时存储的思想是用一个快速锁存器件将高速采集的数据进行锁存,而后让相对慢速的静态存储器进行存储以保证数据存储的可靠性。由于让多个静态存储器分时地参与了数据存储的过程,使得多个慢速静态存储器分时存储操作过程进行了叠加,其效果等效于一个高速静态存储器的操作。就像在一条生产流水线上对各个工艺环节的工位分配一样。为让生产流水线的作业正常运行,当在某个工位上产生了停滞现象时,解决的办法有两个:一是换上一个快手,二是增加人手,当找不到快手时,或是一个快手的费用数十倍于一般操作手时,使用两个或多个一般操作手来保证流水线的正常运行就成了有效的选择。

分时存储技术的电路实现

分时存储技术的实现电路见图2。

    数据采样操作过程中,由控制器发出的读/写控制信号被置为低电平,数据采集电路中的采样时钟发生器发出的信号通过三态门作为数据采集电路数据采样操作过程中的同步信号,这个同步信号为A/D器件的采样时钟,同时它又作为数据采集电路地址发生器的时钟同步信号,它和经过二分频的信号A、四分频的信号B一起作用于SN74F138译码器,产生了/Y0、/Y1、/Y2和/Y3这样4个频率相等但相位不同的信号,见时序图(图3)。

这4个信号分别作为4个存储器的触发信号,其上升沿将采集的数据锁存到各个存储器的数据端口。四分频的信号B作为地址发生器1的时钟,产生地址信号A0~A10.信号B经反向后变为信号B',它作为另一个地址发生器2的时钟,产生另一组地址信号A0' ~A10',两组地址信号的A0和A0'相位差为90度。它们和/Y0、/Y1、/Y2和/Y3四个信号一起使每一存储器上的地址在数据被存到端口后,至少要等到两个采样信号之后才会变化,这样就为每一个存储器争取到了3倍以上的存储时间,可使存储速度慢至采样速度1/3的存储器成功地参与高速数据的存储。

    数据读取操作时,由控制器发出的读/写控制信号被置为高电平,控制器发出的读命令信号通过三态门作为数据采集电路数据读取操作过程中的同步信号,对存储器的寻址极是通过两个地址发生器来完成的。不同的是,速度将比数据采集时慢了许多,工作原理完全一样。

电路实现采用了TI公司的SN74ACT374和台湾WINBOND(华邦)公司的存储时间为12ns的W2465A-12高速存储器,可以完成采样速度为250MHz的高速数据采集。在这个电路中,各种门电路都采用了TI公司的74F系列和74ACT系列高速器件,分频电路采用SN74ACT74高速D触发器、3-8译码器采用SN74F138,以上的器件由于没有涉及到数据的传输,因此在电路中仅需考虑的问题是它们的延迟时间不要引起竞争现象。

在这个电路中,比较重要的器件是锁存器和数据存储器。锁存器采用了SN74ACT374,它的参数见图4.通过SN74ACT374锁存器的最小数据宽度为4ns,由于SN74ACT374是时钟上升沿触发的锁存器,由3-8译码器SN74F138输出端过来的触发脉冲只要将数据锁存进锁存器,数据存储器在/Y0后有14ns,在/Y1后有10ns的时间完成对数据的存储(见图3)。为了充分利用电路的潜力,数据存储器使用了台湾WINBOND华邦公司的存储时间为12ns的W2465A-12高速静态存储器,这种器件的时间参数见图5。从参数中可以看出,由于地址建立时间TAS可以为0,保持时间TDH可以为0,所以对/WE写脉冲的限制仅是不小地10ns。又由于写恢复时间TWR1可以为0,对/CS1片选信号的限制只是不小于10ns。所以在电路中,这两个信号均被设计成为在写过程中处于低电平。数据的写入是由地址有效时间来决定的。高速静态存储器W2465A-12对信号的要求还有数据有效时间在地址有效期间内不小于7ns。我们从图3高速数据采集器的存储时序可以看出, 作用于每一个触发器的时钟上沉到地址发生变化均保留有10ns以的时间,数据存储器地址端口上垢地址有效时间均为16ns,所以数据存储器可以在这段时间内可靠地将数据存入对应的存储单元中去。

    采用经典的数据采集电路要完成采样速度为250MHz高速数据采集任务则必须使用存储时间为4ns的存储器,目前这样高速的静态存储器还很难采岁到,即使能买到,其价格也是惊人的。因此,采用分时存储技术的高速数据采集电路是具有实用价值的。

结束语

分时存储技术不但可以在不影响性能的前提下用低价位的器件取代高价位的器件,有效地提高产品性价比,还可以在科研过程中作为一种手段 来突破现有器件对研究对象速度上的限制。

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/memory/200605/1565.html
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