基于FPGA的数字式重复频率跟踪器的模块化实现

2007-08-08 11:25:57来源: 电子工程师

引 言

在较长的一段时间内,脉冲重复频率跟踪器技术都是基于ISA总线且建立在分立式IC器件架构之上,存在着元器件数量偏多、PCB(印制电路板)尺寸偏大、总线分时复用速度慢、电路稳定性不够理想、扩展性与移植性差等缺陷。当前,FPGA(现场可编程门阵列)器件技术已经发展得非常成熟,如何将其很好地应用在重复频率跟踪器技术之中,将数字式重复频率跟踪器技术模块化,减少跟踪器的元器件使用数量,缩小外形尺寸,提高跟踪器的稳定性与扩展性,加强跟踪器的可移植性,成为我们研究的一个目标。

比较以往的分立式重复频率跟踪器,模块化的数字式重复频率跟踪器的主要优点为:高集成度、高可靠性,体积小、速度快,配置灵活、生命周期长,良好的可扩展性和可移植性,风险小、性价比高、研制周期短。

1 组成与工作原理

1.1 组成

模块化的数字式重复频率跟踪器组成框图如图1所示。

该跟踪器由CPCI接口电路和跟踪逻辑电路两大部分组成。其中,CPCI接口电路包括CPCI驱动单元和CPCI逻辑单元两个功能模块,跟踪逻辑电路包括预置控制单元、预置寄存单元、时序单元、运算单元、地址控制单元和波门形成单元共6个功能模块。

1.2 工作原理

模块化的数字式重复频率跟踪器的主要功能是从一脉冲流中分离出某一固定重复频率的脉冲序列(及实施对某一固定重复频率的跟踪),主要包括3个预置参数:P、DP和T,其中,P为信号重复周期(在跟踪器的实际应用中,虽然以重复周期为参数,但业内仍习惯称为重复频率跟踪器),DP为容差(跟踪输出信号宽度控制参数),T为提前量(跟踪输出信号与输入信号相关后的脉冲沿控制参数)。重复频率跟踪器就是根据这3个预置参数对输入脉冲信号进行实时跟踪,形成所需的输出波门信号,且P、DP和T值均由计算机通过CPCI总线预置,这3个预置参数的定义见图2。

在跟踪器中,有一个关键电路是数字延时器,其基本原理是对输入脉冲流的到达时间进行处理。对于一个重复频率相对稳定的脉冲信号,在延迟一个信号重复周期后,与信号本身自相关。根据这一原理,如果延迟时间等于脉冲信号的重复周期(即P=1/F,F为原始脉冲信号重复频率),那么让原始信号通过延时器后再与原始信号相“与”,将会得到一个信号重复频率与原始信号相同的有效输出信号。在实际应用中,为了从交错脉冲流中可靠分离出被跟踪信号,有效去除其他干扰信号,一般采用具有两级数字延时器的延迟电路,其原理及时序见图3。其中,P=1/F(F是被跟踪信号重复频率),如果满足p1=p2=P(p1、p2分别对应两级延时器的延迟时间),该电路就能够从交迭脉冲流中分离出一固定重复频率的脉冲序列。

上述数字延时器的核心器件为存储器,其工作特性为输入信号从存储器输入端Data写入,经过设定大小的读写周期后,从输出端Q读出,如果读地址与写地址的差值为P,那么从输入端到输出端原始信号被延时了P个读写周期。在实际应用中,考虑到信号的抖动和对输出脉冲宽度及时间沿的不同需求,将容差参数DP和提前量参数T引入延时周期,将延时周期设计为P-DP-T,并对输出脉冲后沿作延时一个DP的处理,这样,得到的最终输出波门信号宽度与参数DP相关,时间沿与参数T相关,达到了输出波门信号参数可控的目的。

整个跟踪器电路的原理框图见图4。

跟踪器的3个预置参数通过数据总线预置后进入预置寄存单元锁存,地址线和控制线进入预置控制单元通过组合逻辑生成预置寄存单元的锁存脉冲CP;外部时钟进入时序单元后通过组合逻辑生成读/写地址控制信号、读/写使能信号、渎/写时钟、计数器输出,其中,读写时钟和计数器输出与外部时钟周期相关,整个跟踪器的跟踪精度也就与外部时钟相关,例如,当外部时钟为1 MHz时,计数器输出以1μs为一个计数节拍。在实际应用中,需要综合考虑跟踪器的跟踪宽度、跟踪深度、存储器容量、精度指标要求等条件来决定需要采用的外部时钟的大小;计数器输出与预置寄存单元的输出同步进入运算单元,通过组合逻辑生成运算后的读写地址输入地址控制单元;地址控制单元控制读和写两路地址,它们分别为C+(P-DP-T)和C,这样,读地址和写地址之间相差P-DP-T个时钟节拍,可以看到在这里脉冲前沿被前移了DP+T的长度;输入信号进入波门形成单元后,通过组合逻辑生成一个与输入脉冲信号前沿同步、脉宽固定为一个时钟节拍Wt的同步脉冲作为动态存储器的data输入,存储器在读/写使能信号和读/写时钟控制下得到Q输出,在原理图中还可看到容差也输人了波门形成单元,通过组合逻辑将Q输出的后沿后移2倍的DP长度,这样,最终得到的输出波门“沿”特性较输入脉冲前沿提前DP+T,宽度特性为2(DP+1)Wt,可以看到,通过控制Wt、DP和T的取值,可得到指标允许范围内的脉冲前沿可控的一定宽度的理想输出跟踪波门。

2 设计应用

2.1 软件操作平台的要求

模块化的数字式重复频率跟踪器对软件操作平台的要求主要包括:Windows 2000操作系统;Quartus2.0或以上版本;Microsoft Visual C++6.0应用软件和自行编制的跟踪器参数预置程序。

2.2 关于跟踪器电路芯片的选择

本设计中介绍的跟踪器主要技术参数为:跟踪信号个数为一路,脉冲信号重复周期范围为20μs~5 000μs,容差参数宽度10 bit,提前量参数宽度6 bit,跟踪精度为1μs,由此不难得出此跟踪器的宽度要求为13 bit。

因为本跟踪器设计中的关键器件为存储器,所以,在FPGA器件的选择上,应该重点考虑它的内部存储器资源。由前述可知,每实现一路信号跟踪需要2片存储器参与工作,每片存储器的宽度为1 bit,深度为13 bit,由此可知每实现一路信号跟踪需要的存储器容量为16 kB,这样,就需要仿制出一个8 kB容量的存储器模块。同时,我们选择的FPGA芯片的内部存储器资源容量必须不小于16 kB才能够实现对一路信号的实时跟踪,而且,这是在理想状态下的汁算所得,在实际应用中,考虑到FPGA器件的资源分配特性,不应该将资源满额运转,必须保留有一定的资源优化空间才能保证芯片的最佳工作状态。所以,在芯片的选择上,应该选择一款内部存储器资源容量较大于16 kB的芯片。依据Altera公司提供的开发软件Quartus4.1,在Megawizard向导中的存储器编译管理器中,我们自行创建了一个宽度为1 bit、深度为13 bit、带读写控制的存储器模块,并成功地替代且实现了原分立电路下的关键器件一存储器所完成的全部功能,为数字式重复频率跟踪器的模块化实现走出了最关键的一步。另外,如果希望实现对多路信号的跟踪,就需要选择内部存储器资源容量更大的芯片,具体的选择依据同前面所述。

Altera公司是一家专业的FPGA生产厂家,根据Altera公司提供的技术资料,该公司生产的APEX20K系列芯片EP20K30E系列至EP20K200E系列的内部存储器资源大小从24 576 bit至106 496 bit不等,经过综合比较,选择了EP20K100QC240芯片,它的内部存储器资源容量可以满足对一路信号实施跟踪时所需的存储器资源要求。关于芯片的选型请参考Altera公司的相关资料。

目前,Altera公司生产的StratixⅡ系列芯片的最大内部存储器资源容量为7 427 520 bit(参见Altera公司器件手册),7 427 520 bit=7 Mbit,也就是说,从内部存储器资源容量的角度出发,理论上,在分辨率为1μs、跟踪信号宽度为1 bit的情况下,一片StratixⅡ系列的EPlS80型号的芯片存储深度可以达到7 Mbit。

2.3 总线协议及时序

根据跟踪器参数没置需要,数据总线LD[31..0]协议如图5所示。

其中,P0~P12为脉冲重复周期码,T0~T5为提前量码,DP0~DP9为容差码,它们的计算精度均为1μs。

关于CPCI接口的主要时序关系见图6。

在Quartus4.1环境下,根据构建的FPGA逻辑电路,可以对跟踪器进行时序仿真,其仿真结果见图7。图中标注处为输入信号对应的输出波门,因为电路中引入了二级数字延时器,所以输出波门较输入信号延迟了2个信号周期。

2.4 FPGA的配置芯片

FPGA配置芯片的选择主要根据FPGA配置文件的大小,同时参考FPGA生产厂家器件手册的推荐配置用法。几种常用的配置芯片容鼍大小如下:EPC2为1.6 Mbit,EPC4为4 Mbit,EPC8为8 Mbit,EPC16为16 Mbit,本跟踪器选择了EPC2Lc20芯片,它对应的下载电路连接方式参见图8。

2.5 跟踪器参数预置程序

为了配合跟踪器的检验,可以在VC6.0环境下自行编制一个小型的跟踪器参数置数程序。

部分程序段格式及内容如下:


3 结束语

本数字式重复频率跟踪器实现了在时域相关的基础上对一批相同重复频率脉冲信号的实时跟踪,通过改变各个功能模块的接口参数和对组合逻辑局部调整,可以得到电路特性指标允许范围内的理想的跟踪输出波门。未来的发展方向可以关注以下几点:脉宽相关、相位相关、可跟踪的信号批数(多批)、可跟踪的信号重复频率类型(重复频率P固定、抖动及参差)、对不同频率和不同方位信号的跟踪、跟踪波门精度的提高等。从而使跟踪器能够在密集信号环境中快速、准确地产生各种复杂信号的跟踪输出信号,实现对多批不同频率、不同方位、不同类型的目标分别进行有效实时跟踪的目的。

关键字:频率  脉冲  逻辑  输出

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/fpgaandcpld/200708/15067.html
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