数值计算中Bcd码校验电路的分析与设计

2007-03-09 19:03:27来源: 互联网
摘要:在计算机数值计算中,数值经常是以BCD码进行运算的.因而BCD校验电路是一个非常重要的硬件逻辑。其不但影响到数值计算的正确与否,还对整个运算的速度有着决定作用。本文首先分析了BCD码校验原理,进而从并行、串行两种电路结构分析了BCD码校验逻辑。最后提出了一种高效,快速的BCD 码验证电路并对其进行了仿真。 关键词:BCD码、数值计算、并/串行、校验 引言 微处理器的工作过程是大量数据的输入--运算--输出的过程,其中相当数量的数据使用十进制形式表达。使用者希望微处理器的输入数据和输出结果能使用十进制形式表达,而在微处理器内采用二进制表示和处理数据更方便,所以在二者之间的数制转换是必要的。通常采用两种方式解决这一问题。 方法1:十--二进制转换电路将输入的十进制数据转换为相应的二进制数据,微处理器内部算术逻辑单元仍然执行二进制数据运算微操作,运算结果再进行二--十进制转换,将结果以十进制形式输出。 方法2:算术逻辑单元对二进制数据处理能力的前提下,增加少量硬件线路,使之对某种二进制编码形式表示的十进制数据具有直接处理能力,该算术逻辑单元能够接收特定二进制编码构成的十进制数据,可以产生相同编码组成的计算结果,在数据处理过程中该单元执行十进制数据运算微操作。 微处理器使用中涉及大量的数据输入输出操作,显然方法1不是理想的选择,因而从提高机器的运行效率,简化机器结构和保证系统时序结构的规整性考虑,方法2更有实用价值。 所以本文讲述了方法2为算法依据的BCD加减电路。 校验原理 在计算机得数值计算中,数值经常是以BCD码表示的十进制进行运算的。即一位BCD码用4位二进制位表示。但是BCD的加法需要两个加法器来完成,如果分析一下BCD数的加法过程,原因就很清楚。请看下面: 令A=1000,B=0111,这两个数都是正确的BCD码,如果两个操作数直接相加,结果不是一个BCD码: 1000 + 0111 1111 正确的BCD码加法运算应为1000+0111=(1)0101即8+7=15。其它BCD码操作数运算的结果也能产生不正确的BCD码结果。实际上当结果大于9或者有进位时,就要进行BCD的校验,以确保结果的正确性。 对于产生进位得情况,加法器直接提供了二进制的进位输出,即BCD修正信号Y=C.而对于结果大于9,需要修正的数为1010-1111。 把它们作为四变量布尔表达式的最小项,就能化简逻辑。即Y=E3E2+E3E1.其中E3 、E2、E1、E0是加法器的和的输出。综合以上结果可得BCD修正信号Y=E3E2+E3E1+C.修正电路如图一所示 下面就已四位并行加法器和一位串行加法器两种电路形式来讨论BCD码的验证。 图二 4位并行加法器BCD加法电路 图二所示为4位并行的BCD加法器电路。其中上面加法器的输入来自低一级的BCD数字。下面加法器BCD的输出E3、E2、E1、E0和COUT至高一级BCD数字,其A3和A1位接地,即当BCD校验信号为真时Y=1,A3A2A1A0=0110,以实现加6的调整.当不需要BCD调整时Y=0,此时A3A2A1A0=0000,从而使输出结果无变化. 虽然4位并行加法器运算速度较快,但是所用逻辑门较多。图三所示为一位串行BCD加法器。它是以牺牲速度以达到减少硬件逻辑门的目的,这种电路在对频率要求不高的系统中非常之适用。其中ADDER1、ADDER2均为一位全加器。ADDER1做主运算器,ADDER2做BCD校验运算器,不管是否做BCD校验,ADDER2的初始进位、借位始终为“1”。 图三中Z型门为延时电路,延时一个时钟周期,这样在外部电路控制下,经过四个时钟周期,得到一位十进制BCD结果E3E2E1E0.由电路图所以当C+(E3E2+E3E1)逻辑值为‘1’时,控制多路选择器选择A通路(A通路为序列1001),当C+(E3E2+E3E1)为‘0’时,选择B通路(B通路序列为1111),即需要校验时,多路选择器输出序列1001;不需要校验时,输出序列1111,与Z型门的输出对应相加,并且ADDER2的初始进位始终为‘1’,由此可完成BCD的校验工作。 图三 一位串行BCD加法器电路 下面是基于4位并行BCD加法器算法的一种快速BCD的加法器VERILOG硬件描述语言程序及其仿真结果。 module bcd_check (data_i,data_o,cy_i,cy_o,en,z_i,z_o); input data_i; input cy_i; input z_i; input en; //insructure output cy_o; output data_o; output z_o; wire [3:0] data_i; wire cy_i; wire en; reg z_o; reg cy_o; reg [3:0] data_o;   //}} End of automatically maintained section reg [4:0] TEMP_RESULT;   always @(data_i or cy_i or en ) if(en == 0) begin cy_o=cy_i; data_o=data_i; z_o=z_i; end else begin if(data_i[3]%26;amp;%26;amp;data_i[1] ||(data_i[3]%26;amp;%26;amp;data_i[2]) || cy_i==1) TEMP_RESULT = {1"b0,data_i } + {1"b0,4"b0110 } + cy_i; else begin TEMP_RESULT[3:0]=data_i; TEMP_RESULT[4]=cy_i; end data_o = TEMP_RESULT[3:0]; z_o = | TEMP_RESULT[3:0]; cy_o = TEMP_RESULT[4]; end 例如:两个十进制数2189+8075的正确结果应为11064,可是,相加运算后的结果为FEH,为此应进行BCD调整。将为经校验的相加结果0010,1001,1000,1001(十进制2989)+1000,0000,0111,0101(十进制8075)=1010,1001,1111,1110代人上述BCD校验模块,可得仿真结果如图四。 图四 仿真结果 有图可知data_o为1064 且进位输出为1,即总的结果为11064,这与2989+8075=11064的结果是一致的。 结束语 本文通过对BCD码算法和并/串行BCD校验电路的分析,提出了一种高效,快速的BCD校验模块。由上面仿真结果可知,此种电路速度较快,硬件电路简单。适合实时处理系统。
编辑: 引用地址:http://www.eeworld.com.cn/designarticles/eda/200703/9906.html
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