ADSP-TS201S芯片的功能和应用

2007-03-09 19:03:27来源: 互联网
摘要:介绍了ADI公司的新一代高性能TigerSHARC处理器ADSP-TS201S的结构和性能,并结合与TS101S的对比说明了TS201S在性能上的改进;给出了基于TS201S进行系统设计的基本方法及设计过程中应该特别注意的问题;最后给出了多片系统的典型设计电路图,同时说明了TS201S外围电路的配置和多片级联的方法。 关键词:ADSP-TS201S;系统设计;多片系统 美国模拟器件公司(ADI)在继ADSP-TS101之后,于2003年下半年又推出了新一代高性能Tiger-SHARC处理器ADSP-TS201/202/203。此系列处理器片内集成了更大容量的存储器,性价比很高。它们兼有ASIC和FPGA的信号处理性能和指令集处理器的高度可编程性与灵活性。适用于高性能、大存储量的信号处理和图像应用,例如雷达与声纳应用、无线基站、图像处理系统及工业仪器仪表等领域。考虑到ADSP-TS202/203与201有许多相似之处,本文仅以TS201S为例进行介绍。 1 TS201S的结构和功能 TS201S在继承了TS101S基本结构的基础上,又作了进一步改进。其改进后的内部结构如图1所示,TS201S内部可分成DSP核和I/O接口两部分,这两部分通过四条总线来传送数据、地址和控制信号。 图1 DSP核包括程序控制器、数据地址产生器和双运算模块。程序控制器提供完全可中断的编程模式,支持汇编语言和C/C++语言编程和10指令周期流水;IAB可以预存5条指令;BTB减小了分支跳转延迟。数据地址产生器包含两个IALU,支持立即寻址和间接寻址;支持位反序和环形缓冲寻址,便于数字信号处理的一些特殊运算。双运算模块能够独立或者同时工作来实现SIMD引擎,每个周期每个运算模块可以执行2条运算指令。 I/O接口包括内部存储器、外部设备接口、DMA控制器、链路口和JTAG口。内部存储器空间为24M位DRAM,尽管TS201S和TS101S都采用0.13微米CMOS工艺制造,但是由于TS201S的存储器容量是TS101S的四倍,因此TS201S的性能比TS101S大为提高。其外部设备接口包括主机接口、多处理器接口、SDRAM接口和EPROM接口。14个DMA通道无需处理器的干预即可完成设备之间的数据交换。完全双向的链路口采用低压差分信号LVDS链路口技术,从而达到4Gbps的数据吞吐量。IEEE1149.1兼容的JTAG接口用于片上仿真。 TS201S支持32位和40位的浮点运算以及8、16、32和64位的定点运算。每周期执行多达四条指令,在600 MHz的时钟速率下,可以达到每秒48 亿次乘加运算GMACS和每秒36 亿次浮点运算(GFLOPS)的速度。 2 TS201S与TS101S的结构性能比较 与TS101S相比,TS201S性能的增强主要表现在运行速度、存储器结构和链路口结构上。表1所列为TS201S和TS101S的主要性能异同点,以供应用TS101S芯片的系统在进行升级时参考。 表1 TS201S与TS101S的结构性能对照表 序号 结构性能 ADSP-TS201S ADSP-TS101S 异同 1 速度 600MHz时钟频率,1.67ns的指令周期 300MHz时钟频率,3.3ns的指令周期 不同 2 运算块 双运算模块,分别标识为x和y,每个模块包含四个运算单元:一个ALU、一个乘法器、一个32%26;#215;32的寄存器组和一个128位CLU 双运算模块,分别识别为x和y,每个模块包含三个运算单元:一个ALU、一个乘法器、一个32%26;#215;32的寄存器组 稍有不同 3 整数ALU 双整数ALU,分别标识为J和K,提供数据寻址和指针操作功能 双整数ALU,分别标识为J和K,提供数据寻址和指针操作功能 相同 4 I/O口 14通道DMA控制器,4个链路口,SDRAM控制器,4个可编程标志引脚,2个定时器和定时器计满引脚 14通道DMA控制器,4个链路口,SDRAM控制器,4个可编程标志引脚,2个定时器和定时器计满引脚 相同 5 总线 4条相互独立的128位数据总线,每条连接六个4M位内部寄存器块中的一个 3条相互独立的128位数据总线,每条连接三个2M位内部存储器块中的一个 不同 6 寄存器 片内24位DRAM,分成六个4M位的块M0、M2、M4、M6、M8、M10 片内6M位SRAM,分成三个2M位的块M0、M1、M2 不同 7 链接口 四组完全双向的链路口,每组含4位独立的输入和4位独立的输出,并采用LVDS技术,链路吞吐量达4G字节 四个双向复用的链路口L0-L3,每个链路口提供8位双向I/O,链路吞吐量达1G字节 不同 8 复位 三级复位,即上电复位、正常复位和DSP核复位 两组复位,即上电复位和正常复位 不同 9 引导 四种引导方式,即EPROM引导、主机引导、链路引导和无引导 四种引脚方式,即EPROM引导、主机引导、链路引导和无引导 相同 10 时钟 提供系统时钟引脚 提供系统时钟和局部时钟引脚 不同 11 电源 为内部逻辑、模拟电路、I/O缓冲和DRAM分别供电 为内部逻辑、模拟电路、I/O缓冲分别供电 不同 表2 电源工作参数典型值 参 数 参数标识 典型值 单 位 内核逻辑电压 VDD 1.2 V 模拟电压 VDD-A 1.2 V 外部I/O电压 VDD-IO 2.5 V DRAM电压 VDD-DRAM 1.5 V 内核逻辑电流 IDD 2.39 A 模拟电流 IDD-A 20~50 mA 外部I/O电流 IDD-IO 0.16 A DRAM电流 IDD-DRAM 1.40 A 3 系统设计 在TS201S进行信号处理系统设计时,有许多需要特别注意的问题,其中包括电源供电、时钟系统、链路口等。下面就这几个方面分别予以介绍。 3.1 电源供电系统 TS201S处理器有四种电源:VDD内核逻辑、VDD_A模拟 PLL、VDD_IO外部 I/O和可选的VDD_DRAMDRAM。表2列出了在600MHz时钟频率下的主要电源和电流的典型值,这是在设计过程中选择电压调节器时必须考虑的问题,即所选择的电压调节器的输出电压必须在要求的电压范围内,输出电流必须大于最大负载的电流值。 每个处理器要单独供电。且要有旁路电容去耦,在PCB设计时,旁路电容的摆放原则上应尽量靠近电源引脚。 特别注意系统中每一个处理器的VDD_DRAM电源,最少要在其引脚附近放置六个1nF的高频旁路电容、两个10nF电容和四个0.1μF电容。 在PCB设计中,不同电源的去耦电容的排放顺序是:(1) VDD_A到VSS旁路电容;(2) VDD到VSS旁路电容;(3) VDD_DRAM到VSS旁路电容;(4) VDD_IO到VSS旁路电容。 TS201S有一个电压参考引脚VREF,这个引脚可用来对TS201S的一些输入引脚设置参考电压,该参考电压VREF应当设置为VDD_IO的一半。连到TS201S上的3.3V供电器件如(FPGA、ASIC或存储器)应该在VDD_IO后再加电。 3.2 时钟系统 给时钟系统供电的引脚是SCLK1_VREF和SCLK2_VREF,这两个SCLK_VREF引脚必须连接到同一个参考电压上。SCLK_VREF的电压应当设置为SCLK输入电压的一半。VREF和SCLK_VREF可以共用一个参考电压,但去耦电容应放置在SCLK_VREF附近。 SCLK1、SCLK2是时钟源输入引脚,引脚附近应连接一个简单的RC延迟电路,用于调节SCLK1和SCLK2之间的时序偏差。引脚SCLKRAT2-0用于设置PLL的时钟倍率N。可由SCLK倍频产生核时钟,即核时钟CCLK=N%26;#215;SCLK。对SCLK进行奇数次倍频可使占空系数缩短为55/45,因此建议最好使用奇数次倍频。 3.3 链路口 TS201S有四个全双工链路口,每个链路口均可独立地进行接收和发送操作。同时通过TS201S芯片的TMR0E引脚可将链路口的数据宽度设置为1位(默认)或4位。如果需要改变该默认值,只需在TMR0E和VDD_IO之间加一个500Ω的上拉电阻即可。 在进行PCB设计时,链路口间的连接除了要遵循最基本的PCB设计原则外,还有更严格的要求: ●每一个连接链路的LVDS接收对都需要接100Ω(误差1%)的电阻,且要靠近接收引脚放置。 ●链路口之间的连接应该是点对点的。 ●对高速4-bit操作,链路口时钟信号应放在四组LVDS数据信号之间。 ●链路时钟线应放置在链路数据线之间,且线之间距离尽量最大,线的长度尽量短,过孔尽量少,LVDS对之间不要有信号或过孔。 ●最好把LVDS信号单独置于一层,且放于PCB的底层或顶层,电源层或地层位于LVDS下方,也可以把LVDS信号放在电源层和/或地层的夹层中,总之与LVDS信号层相邻的上下层不能是信号层。 3.4 其它引脚考虑 在单处理器系统中,处理器的ID2-0必须设置为“000”。在多处理器系统中,处理器的ID必须从“000”到“111”进行编号;一个处理器簇可以有八片DSP。 此外,TS201S还带有一些可以不连接(NC)的引脚,设计时,一定不要将这些引脚连接到电源或地端,而应使之保持悬空状态。其余有定义的引脚可在应用时参照数据手册进行连接。 图3 4 多片系统设计 在大型的信号处理系统中,单芯片往往不能满足速度和性能的需要,因而需要多处理器系统。TS201S处理器系列可提供两种类型的接口,即簇总线接口和链路接口,可支持多达8个TS201S处理器,而无需外部逻辑电路。簇总线接口的主或者外部存储器能够共享公共总线和全局存储器映射,从而形成一种非常简单的多处理器编程模式。链路口可提供TigerSHARC 处理器之间或处理器与其它器件之间的点对点进行完全双向通信。本例中采用的是链路接口方式,它的主要优点是电路连接简单,无需总线仲裁。 图2是某雷达信号处理系统的结构框图,系统输入为中频模拟信号,输出为视频模拟信号。整个系统主要包括A/D转换器、FPGA、EPROM、2片TS201S、D/A转换器等集成芯片。图3中给出了TS201S信号引脚的参考配置,由于篇幅所限,图中,对其它集成器件只作了示意性的连接,TS201S电源在前面已作了介绍,这里略去。SCLKRAT2-0=“011”,即80MHz晶振7倍频后为560MHz。中频模拟信号经高速A/D转换器转换成12位的数字信号,经FPGA锁存之后进入第一片DSP的数据总线DA-TA0-DATA11,并在DSP1内进行信号处理,之后再经过链路口L0互传数据,数据在DSP2内作进一步的信号处理。处理后的信号经过数据总线输出到D/A转换器转换成模拟视频信号输出。基于此结构的加载采用的是EPROM和链路口相结合的方法。E-PROM用于存储用户程序,DSP1直接与EPROM相连,DSP2通过DSP1的链路口L1加载用户程序。DSP标志引脚FLAG与IRQ引脚相连后可作为DSP1和DSP2在进行数据传送和程序加载时的中断触发信号。设计时,若有些信号引脚如内部上拉或者下拉不够,还可外接上拉或者下拉电阻。
编辑: 引用地址:http://www.eeworld.com.cn/designarticles/dsp/200703/10287.html
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