LVDS分离器简化高速信号分配

2006-05-07 15:50:02来源: 国外电子元器件

近年来,随着微处理器、DSP、数字ASIC时钟频率的提高,在一些新兴领域中,背板信号的数据速率和总线吞吐率也在稳定提高。而速率的提高使得基于TTL单端信号的功耗大、有抖动和高电平辐射等缺点越来越突出,尽管一些报道认为利用这种标准速率能够保持在50MHz以上,但是,由于传输线阻抗失配和串扰以及较为困难的电源去耦等问题,迫使设计人员寻求更为有效的解决方案。

能够保证所有总线和背板带宽的直接途径增加总线宽度,但采用这种方法会增大线路板布局的难度,而且需要引脚数非常多的连接器,这将导致系统成本的提高、而且非常笨重。当距离超出几个厘米时,采用串行通讯方式是解决上述问题的一个有效方案。对于高速通信系统,如3G基站、路由器、加载/卸载复用器及其它设备,采用串行通讯方式能够获得很大收益。为了保证背板通信具有低误码率、低串扰和低辐射,通常可用低压差分信号(LVDS)替代TTL信号。

1 LVDS、ECL、PECL、CML的特征

LVDS已在对信号完整性、低抖动及较高共模特性要求较高的系统中得到了越来越广泛的应用。是目前用于高速串行接口的有效方案之一。这种方案与ECL、PECL、CML等标准互不相同。其中ECL是基于双极型晶体差分对管的传统高速逻辑标准,采用负偏置电源。PECL则由ECL标准发展而来,在PECL电路中省去了负电源。新一代的ECL器件具有200ps左右的延迟时间,可用于频率高于3GHz的系统。在现有的接口标准中,CML的工作速率最高,可用于千兆位数据速率的系统。与其它标准相比,它还具有一个集成的50Ω匹配电阻,从而大大简化了设计。只是当每个端点工作在不同的电源电压时,需外接耦合元件。

表1列出了LVDS相对于ECL、PECL、CML系统的主要特点,按照EIA/644LVDS和IEEE1596.3标准规定,LVDS采用差分信号,信号范围为250mV至400mV、直流偏置1.2V。

表1 LVDS、ECL、PECL、CML逻辑标准对照表

参  数 LVDS ECL PECL CML
差分电压摆幅 250~400mV 约0.8V 约0.8V 0.4V
直流偏置 1.2V -1.3V Vcc-1.3V Vcc-0.2V
延迟时间 约1ns 200ps 200ps  

LVDS的差分特性使其具有了许多优点,如抑制共模噪声,自身不产生噪声等(假设差分信号完全同步,正、负输出之间没畸变)。另外,LVDS能够用CMOS工艺实现,易于同其它电路一起集成。

由于LVDS是差分信号,吸取电源电流的峰值较低,只需加适当的去耦电容即可解决电源退耦问题。通常LVDS的功率低于ECL和CML,当然,在某种程度上这取决于所采用的匹配方案。

2 LVDS的应用

LVDS大多用于时钟分配和一点到多点的信号分配。时钟分配对不同子系统需要同一参考时钟源的数字系统非常重要,因为多数情况下基站的DSP需要与射频信号处理器同步,因而需要利用锁相环(PLL)来产生所需要的本振频率,还应将A/D转换锁定到中心参考时钟上。当与无线接收机一起工作时,还必须以尽可能低的辐射分配时钟,以避免对小信号通路的影响。

把高速信号分配给不同单元时可以采用不同的策略,其中有两种极端情况:一种是钭一路信号源/驱动器的信号分配给所有单元(称为“多点分配器”);另一种是将多路信号分配给一个单元(称为“多点至单点复用器”)。图1给出了这两种情况的区别。对于多点分配器,驱动器要保证足以驱动所有的接收器和传输媒介(电缆、连接器、背板),且总线通常需要在末级接收器加匹配阻抗。所有分支与总线的距离应尽可能短,以避免影响信号的完整性,做到这一点对于目前的高密度线路板并非易事。

多点至单点复用结构中需要多路驱动器,可看作是点到点的操作,相当于驱动器与一路本地终端接收机之间的通信。这种结构减少了信号完整性问题,可保证传输媒介的阻抗尽可能一致,并可消除多条支路产生的干扰。MAX9150就是这样的一种单片IC,利用它可实现多点到单点复用的低抖动、10端口LVDS中继。

3 MAX9150的特点

MAX9150适用于高速数据或时钟分配系统,具有低功力量、低噪声、小尺寸等特点。该芯片采用单路LVDS输入,能够将单路输入复制到10路输出中的任一端口。图2是其应用接图。

MAX9150能够接受幅值为100mV~1V的差分信号,输出级利用电流控制电路可提供5mA~9mA的输出电流。由于MAX9150提供的是电流输出,所以外端所接电阻确定了差分信号的摆幅。每路差分输出最好选用50Ω匹配电阻,以便于在端点带有100Ω匹配电阻的传实现到点的信号分配。该器件的峰-峰值抖动为120ps(最大值,共中包括确定性抖动和随机抖动),这一数值在时间误差比较敏感的高速互连应用中可以保证数据通信的高度可靠,特别是对于那些内嵌时钟信息的系统。MAX9150 LVDS中断器的高速切换能力可保证数据速率在400Mbps时使通道间的误差低于100p。MAX9150采用3.3V电源,在400Mbps数据速率下的电流损耗低于160mA。低功耗关断模式将电源电流降至10μA,当输入出现驱动能力不足、开路或断路时,失效保证功能能够将输出置为高电平而使器件关断。MAX9150的关键参数如表2所列。

表2 MAX9150的关键特性

参  数  名  称 参  数  值
差分延迟时间 2.2ns
总计峰-峰抖动 20ps
差分输出间的误差(同一芯片) 40ps
上升/下降时间 220ns
最大输入频率 400Mbps(最大值)

4 其它类型的LVDS电路

表3列出了一些Maxim公司其它类型的LVDS芯片,这些芯片可以与MAX9150配合使用,也可以作为独立器件使用。图2是下述两种芯片与MAX9150配合使用的一个范例,图中MAX9110将CMOS电平转换成LVDS电平,为MAX9150提供输入;在传输线终端,MAX9111微型SOT32接收器将LVDS电平转换成COMS电平。

表3 Maxim的LVDS芯片

型   号 描           述
MAX9111/3 单路/双路LVDS线接收器,失夫极小、SOT23封装
MAX9110/2 单路/双路LVDS线驱动器,失夫极小、SOT23封装
MAX9150 低抖动、10端口LVDS中继器
MAX9123 四路LVDS线驱动器,具有流畅的引脚排列
MAX9115 单路LVDS线接收顺,SC70封装
MAX9121/2 四路LVDS线接器,具有流畅的引脚排列、内置终端匹配
MAX9123 四路LVDS线驱动器
MAX9125/6 四路LVDS线接收器,内置终端匹配
MAX9152 800Mbps LVDS/LVPECL至LVDS交叉开关
MAX9205/7 总线LVDS串行器

5 小结

对于信号速率高于十至数百MHz的应用,最好选用LVDS逻辑标准,由此所得到的性能指标远远高于采用TTL逻辑标准的方案。LVDS差分特性使其具有极高的共模噪声抑制能力,与ECL、CML逻辑相比可提供更低的功率损耗。基于LVDS技术的芯片可广泛用于数据速率高速400Mbps、甚至高于400Mbps的时钟/信号分配系统。Maxim的该系统产品具有极低的信号抖动和噪声,其功率消耗也较低。

编辑: 引用地址:http://www.eeworld.com.cn/designarticles/dsp/200605/2789.html
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