怎样可以降低RFID应答器设计中的功耗

2008-12-08 16:43:59来源: IT168

  应答器设计的成本依赖于几个因素,而不仅仅是硅的成本。事实上,芯片制造工艺的成本(就其复杂性和成熟程度与良率而言)一般可以由电路设计师来控制。根据经验,当裸片面积超过1mm2时,用于供应链应用的RFID的成本开始下降。

  当RFID应答器从系统的最小范围运动到最大范围时,其功率大致变化三十倍,所以RFID应答器的功率要求可能对设计师提出了一个难于预测的挑战。尽管UHFRFID应答器可以获得的典型功率在一百毫瓦数量级,但该问题并非仅限于功耗。即使是在短距离内,可以对应答器提供足够的功率却可能导致电压过载。应答器还必须工作在从-25℃~+40℃的标称工作范围内,以及从-40℃~+65℃基于EPCGen2标准的扩展温度范围内。

  成本与功率要求极大地影响了对用于生产RFID应答器IC的工艺选择。正如在先前系列文章中所提到的,肖特基接触在RFID应答器设计中提供了低开启电压、低结电容以及高电流驱动。另外,已经有人致力于采用新的工艺,例如BiCMOS以及蓝宝石硅片(SOS),其提供了极佳的低功耗性能。但每种方法都有其不利的一面。在CMOS工艺中肖特基接触并非是常规的,而一般需要后处理步骤。其它工艺诸如BiCMOS和SOS对大多数RFID应答器应用而言又太贵了。

  实现低功耗电路要求的另一个方法是动态阈值电压MOSFET(DTMOS)技术。其可以利用体硅CMOS技术实现廉价生产。其全部优势非常适合于开发下一代UHFRFID应答器,本文将对此作详细论述。本文将首先介绍DTMOS的基本原理。接下来,DTMOS在数字、模拟以及射频领域的实现将被重点说明,这是由于UHFRFID应答器包括了涉及所有这三个领域的电路。最后,将演示满足EPCGen2指标UHFRFID的DTMOS带隙参考电路的芯片实现。

  DTMOS属于基本上采用互连的阱和的MOS晶体管(图1)。对于双阱p衬底CMOS工艺,由于只能单独控制和生产N阱的这一事实,所以只能采用P型DTMOS,这是因为N型DTMOS的P阱具有到P衬底的共同和低欧姆的通路。然而,N型DTMOS可以在具有深N阱特性的工艺中获得。DTMOS的操作类似于弱反型MOS的操作,相似于横向PNP管中的三极管操作。弱反型MOS晶体管的漏电流与横向PNP的集电极电流(都在饱和区)为:

   

  其中:F=FBJT=VBE。用于三极管,F=FWIM=[(VGS-VT)×COX/(COX+Cdepletion)]

  用于弱反型MOS晶体管。

  耗尽层电容的值依赖于耗尽层的宽度,其依次依赖于阱的掺杂特性,以及在硅中源极结附近的电压降。因此,该因素依赖于所采用的阱-源电压和通过阈值调制效应所采用的阱-源电压。

  DTMOS可以被看作基极上具有额外栅的横向双极PNP管。基于这一观点,DTMOS的漏电流主要取决于通过源—阱结的电压,其在VGS与ID之间产生了理想的指数(类似双极)关系。由于互连栅—阱的存在,在栅和阱之间存在着内建电压FGW。由于电容的分配,电压FGW在栅氧和硅上被再次分配。这意味着硅中的电压降由于FGW作为势垒,降低了电压Fb1,DTMOS的漏电流可以表示为:

  由这些推导得出的关键结果如下:

  1.与硅PN结的1.2V相比,DTMOS器件的带隙显然是0.6V;

  2.DTMOS器件具有理想的指数特性[IDaexp(qVGS/kT)];

  3.DTMOS器件的横向电流具有exp(qFb1/kT)因子,其比通常的横向PNP要大;

  4.带隙电压具有明显的温度依赖性。采用0.25umDTMOS工艺生产的初步成功设计工作在77K温度下,使用0.6V电源电压并将衬底连接到固定的正向偏置电压。接下来的试验包括受控栅横向双极晶体管(GCLPNP)以及衬底连接到栅端的硅绝缘体(SOI)MOSFET工艺。第一种工艺用于小型的低功耗模拟应用,而第二种工艺是超低功耗CMOS的典型最佳候选技术。

  DTMOS技术在其产生的栅—延迟/功耗方面与传统的CMOS技术相比显示出惊人的性能优势。DTMOS还在RF电路中显示出优越性能。在传统的CMOS中,缩小到更小特征尺寸和阈值电压(VTH)的工艺增加了工作速度。然而,VTH的降低也导致了亚阈值MOSFET行为的下降。静态电路中静态电流的增加,将VTH限制为0.4V。DTMOS可能可以克服这些约束,特别是工作在具有陡峭的亚阈值特性的极低VDD和低VTH下。对DTMOS,栅输入电压正向偏置了衬底,根据著名的体效应公式,VTH将降低:

关键字:功耗  低功耗  驱动  工艺  温度  电压

编辑:汤宏琳 引用地址:http://www.eeworld.com.cn/afdz/2008/1208/article_1245.html
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