1比特PCM码同步器的研究

2006-05-07 15:49:45来源: 电子技术应用

当今世界航天、航空技术的飞速发展,对遥测系统的技术要求越来越高,提出了大容量高码速率、覆盖面宽、灵活性好、通用性强、保密性好等一系列较高的技术提标。在遥测系统中,码同步器的设计至关重要,它不仅用于监测输入的PCM码流,而且在获取字同步、帧同步、副帧同步以及数据存储、处理的过程中为系统提供一个准确的码同步时钟信号。

1 问题的提出

本系统使用NRZ-L(不归零线性码)码进行传输,用高电平表示“1”,用零电平表示(0),在码元期间电平保持不变,由于其不要求预先编码或做专门的处理,所以产生和编码简单。NRZ-L码的功率谱可以通过自相关函数求得,两者为傅氏变换对。

对于NRZ-L伪随机码序列(r级m序列),其周期p=2 r-1,根据自相关定义,时域上将m序列与其自身延时求和,可以推导出m序列的自相关函数:

对它求傅氏变换得到m序列的功率谱函数:

由NRZ-L的功率谱可以看出,当f=f0时,Sx(f)=0,即NRZ-L随机序列中不存在基频——同步时钟分量。

由此可知,NRZ-L随机序列的频谱中含有直流分量且随着信号码值变化而变化。尤其当信息中包含长串的连“1”或连“0”时,由于信号不出现跳变,因而此时如何提取码同步信号就成了码同步设计的一个重点和难点。

2 锁相环路法及其缺陷

过去的码同步器由模拟锁环路来实现,它由鉴相器(PD)、低通滤波器(LPF)、压控振荡器(VCO)组成,如图1所示。

环路得到输入信号后,鉴相器对输入信号与压控振荡器的输出进行相位比较,产生误差电压,低通滤波器后控制压控振荡器输出的频率及相位,使两个频率的相位差减小。如果输入信号的频率和相位与压控振荡器的振荡频率接近,那末由于锁相环路的反馈特性将使压控振荡器的输出信号与输入信号保持同步,即“锁定”。此时频率差为零,相位差为一固定的常数。但是由于PD、LPF、VCO都是模拟电路,在电路的可靠性、稳定性和集成度方面都有其可克服的缺陷,尤其当输入信号的频率改变时,模拟电路适应性较弱,电路将得不改变许多参数。而数字电路由于只存在导通、截止两种状态,因此误操作的可能性很小,不存在VCO的非线性和鉴相器的零点漂移等问题。目前广泛使用超前/滞后式数字锁相环路来恢复码同步时钟,如图2所示。

锁相环路工作时,输入信号经微分器提取出边沿,与码同步信号二元鉴相,产生超前或滞后信号。此信号经一个低通滤波器去控制数控振荡器产生超前或后脉冲,调整相位,完成锁定过程。与模拟锁相环路法的同步相比,数字锁相环路法具有结构简单、可靠性高等优点。

锁相环路工作时,输入信号经微分器提取出边沿,与码同步信号二元鉴相,产生超前或滞后信号。此信号经一个低通滤波器去控制数控振荡器产生超前或滞后脉冲,调整相位,完成锁定过程。与模拟锁相环路法的同步相比,数字锁相环路法具有结构简单、可靠性高等优点。

    通过上述介绍,可以发现上述锁相环路法(模拟/数字)存在着以下问题:

(1)结构较复杂。即使是数字锁相环路法,也需要近100个触发器,比较耗费资源。

(2)同步建立时间与精度互为矛盾。锁相环路是一个反馈结构,这种反馈结构使它的同步建立时间和调整精度变成了一对矛盾。以数字锁相环路法为例,鉴相器PD输出的超前/滞后脉冲,如果输出脉冲步长较小,所需锁定时间较长,且失步后,重新锁定的时间也较长,丢失的数据较多,步长加大可以减少锁定所需时间,但同时锁定精度下降,产生矛盾。通常采用变阶的方法缩短同步建立时间并保持高精度,但同时产生了结构复杂的问题。

(3)带宽较窄。如果出现信号由于传输或器件发生漂移引起频率偏差较大的情况,锁相环码同步法将无能为力。

3 1bit同步器的设计原理

针对以上问题,本文介绍一种新型的全数字PCM码同步器,其特点是适应性好,频率跟踪快。整个系统由一个可编程数字滤波器、一个双这沿提取器、一个数字预测器和一个合成器组成,如图3所示。

由于输入信号不可避免地存在着各种干扰,这些干扰脉冲将影响码同步脉冲和PCM数据的提取,由此在输入端加一个可编程数字滤波器。该滤波器可根据具体码宽调整滤波宽度,其原理为:设pcm_in为滤波前的输入,pcm_out为滤波后的输出,滤波宽度,ls=T0×m,T0为高精度时间clk的周期,输出为:

pcm_in[n]为当前的输入,pcm_out[n]为当前的输出,pcm_out[n-1]为1个时钟前的输出,输入信号经m个时钟滤波后输出,其仿真结果见图4。

双边沿提取器的作用是在输入信号的跳变码元的上升沿或下降沿处产生边沿脉冲,是输入信号频率及相位的真实反映,可有效校准码同步器锁定的精度。在同步过程中,当输入的码值发生变化时,将在边沿产生一个跃变,此时双边沿提取器将产生边沿脉冲信号edge,同时控制预测器使其复位,禁止预测输出;当输入的码值为连“1”或连“0”时,无边沿变化,边沿提取器停止工作,无edge输出,此时预测器开始工作,产生预测的本地码同步信号pred,pred由clk分频获得,并由edge对齐相位。边测提取器与预测器输出的信号经合成器合成输出,二者协同完成码时钟信号的恢复。为了提高数据提取的准确性,解决pred与输入信号频率误差造成的相位移动,将码同步向后移位180°。电路中各点波形见图5。

4 性能分析

假设输入的NRZ-L随机序列的码速率为fin,本地通过预测器产生的预测码速率flo,输入的NRZ-L随机码序列中的每个码字的宽度为To,随机码序列的最大游程为K(K表示随机码序列中连“0”或连“1”的最大个数),可以得到如下结论:

(1)频差的影响。由上述分析可知,当产生频差时,flo≠fin。如果输入的随机序列是由交替变化的“0”和“1”组成,则双边沿提取所产生的边沿脉冲将有效地校正频差;如果输入K个连续的“0”或“1”时,由180°码同步的相位只能偏移±180°,所以只要满足式,就可以保证有正确的码同步信号输出,并能提取到正确的数据。

(2)同步建立时间ts。只要输入的码序列速率与预测器的中心频率之差在上式表示的频差范围内,与出现第一个跳变的码字时,该码同步器就会输出正确的码同步信号。这是因为它是一种开环结构的缘故。

(3)如果信号中断,码同步器输出的是本地时钟经预测器产生的码同步信号f=flo。

(4)同步带宽Δfs。由上面的算法可知,它的同步带宽与输入的随机码的游程有关,即:|Δfs|=flo/2K

通过与数字锁相环法比较,可以知道:

·当输入信号的频率偏差较大时,双边沿提取器可以实时地对预测器输出的码同步信号进行校准,在满足同步带宽的情况下仍可保持同步。

·在数字锁相环中,需要捕获过程以消除频差。同步建立时间是指在最大相差的情况下,建立同步所需要的时间。ts=nTc,Tc是一个码元周期,n是分频化。而在本算法下,捕获与同步可以在每一个跳变的码元处完成。

    以上算法已成功在FPGA上实现并已在实际系统获得应用,共使用了61个逻辑单元,而其中码同步器的核心电路只占用了26个逻辑单元,大大节省了资源。在MAX+PLUS II中的仿真结果如图5所示:

图5中的clk是本地的高精度时钟,clk决定flo的标确度和ls的最小单位。Pcm_out是可编程数字滤波器输出的随机码序列,edge是边沿提取器输出的边沿脉冲信号,pred是预测器的输出的预测脉冲信号,add是最后综合输出的码同步脉冲信号,180是经过180°移相的码同步信号。

本系统经测试及实际使用证明性能理想:对NRZ-L码,连续250个码元中只需一个码元的跳变,系统就可以维持同步;失锁后可在第一个跳变码元处立即重新同步(测试条件:SNR>10dB,转换沿密度50%,无抖动,无调幅,无基线波动,可编程码速率与输入信号频率差<码速率的0.2%)。

关键字:比特  研究

编辑: 引用地址:http://www.eeworld.com.cn/Test_and_measurement/zhzx/200605/2188.html
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