Cadence Design System, Inc.宣布推出全新Modus™测试解决方案

2016-02-22 16:55:45来源: EEWORLD
日前,Cadence Design System, Inc.(现已正式更名为楷登电子)宣布推出全新Modus™测试解决方案。该方案助设计工程师将产品测试时间缩短最高三倍,从而降低生产测试成本,进一步提高硅产品利润率。新一代测试解决方案采用物理感知2D弹性压缩架构,在不影响设计尺寸及布线的前提下使压缩比高达400余倍。目前,此项技术专利正在申请中。
 

 
针对测试设计过程中的挑战,Cadence® Modus测试解决方案采用以下创新功能:
 
2D压缩:扫描压缩逻辑可在晶片平面布局上构成二维物理感知网格,从而提高压缩比并缩短线长。在压缩比为100倍的情况下,2D压缩线长最高可比业内现行扫描压缩架构缩短2.6倍。
 
弹性压缩:在自动测试模式生成(ATPG)期间,通过嵌入在解压逻辑中的寄存器,按序控制多个扫描周期的关注数据位,确保压缩比提高至400倍以上时,仍可保持满意的故障覆盖率。
 
嵌入式存储器总线支撑:插入共享测试访问总线,同一IP核中的多个嵌入式存储器可全速执行可编程存储器内建自测试(PMBIST)。该功能还包括针对鳍式场效应晶体静态随机存储器(FinFET SRAM)和汽车安全应用的全新可编程软件测试算法。
 
强大的通用脚本和集成调试环境:可测性设计(DFT)逻辑插入及ATPG功能采用全新、且标准统一的TCL脚本语言和调试环境,兼容Cadence Genus™ 综合解决方案、Innovus™ 设计实现系统及Tempus™ 时序签核解决方案。
 
“Cadence新一代Modus测试解决方案采用全新的创新功能,可以从根本上改变设计和测试工程师解决测试问题的方式。目前,我们正在为这项技术申请专利。”Cadence数字和签核事业部高级副总裁兼总经理Anirudh Devgan博士表示:“Modus测试解决方案通过搭建物理感知的2D网格架构,并按序压缩测试模式(pattern),较传统方法显著缩短了测试时间,为Cadence客户带来又一重要的盈利优势。”

关键字:Cadence  Modus测试解决方案

编辑:杜红卫 引用地址:http://www.eeworld.com.cn/Test_and_measurement/article_2016022214527.html
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