一种2Gsps数字示波器数据采集系统的设计

2015-03-16 12:09:38   来源:eechina   

关键字: 2Gsps  数据采集  数字示波器

数据采集系统是数字存储示波器的核心部分,在示波器采集控制电路的控制下,数据采集系统将待测的模拟信号量化后进行缓存,供示波器软件系统进行数据的处理、运算、显示。随着计算机技术的不断发展,高速ADC的性能不断提高,功能强大的DSP信号处理的实时性越来越强,可编程的逻辑器件的性能不断提升,为示波器数据采集系统的实现提供了一个可靠而且实用的数字平台。相应的,数据采集系统的采样速率、存储深度、波形捕获能力、鉴别能力等指标也在不断提高。国际上,示波器行业像安捷伦、泰克等公司在数字存储示波器市场上占据了主导地位,均有实时采样率达到几十Gsps的示波器面市,但是由于受到器件和工艺的限制,国内实现真正的高速高分辨率的数据采集系统还具有比较大的困难。  

本文采用ADC+高频时钟电路+FPGA+DSP的结构模式,设计了一种实时采样率为2 Gsps的数字存储示波器数据采集系统,为国内高速高分辨率的数据采集系统的研制提供了一个参考方案。  

1 关键器件选择  

DSO数据采集系统的主要技术指标:a)双输入通道同时工作,每通道最高实时采样率达到2 Gsps;b)垂直分辨率8 bit;c)存储深度:8 MB/CH。整个系统的关键器件包括ADC、高频时钟芯片、FPGA、DSP、SRAM。通过对目标系统主要技术指标的分析,结合数字存储示波器的应用特性,选择了以下一系列器件。  

数据采集系统要求达到的最高实时采样率为2 Gsps,同时考虑目标系统所要求的垂直分辨率、数据输出格式,另外兼顾示波器的模拟带宽以及器件的购买渠道和性价比,选择了Atmel公司的AT84AD001。AT84AD001是双通道ADC,每一通道具有1 Gsps的实时采样率,在交错模式下双路ADC并行采样可以达到2 Gsps的实时采样率。其分辨率为8 bit,数据输出格式是LVDS(Low Voltage Differential Signaling),具有1:1数据输出或1:2数据输出模式可选,此外,全功率输人带宽(-3 dB)为1.5 GHz,差分电压输入范围为500 mVVpp。  

此外,重要的一点,AT84AD001还具有FISDA(Fine Sampling Delay Adjustment on Channel Q)功能,通过调整Q通道的采样时刻,有效地避免了因为采样时钟的占空比不等于50%而造成的误差,保证了采样精度。  

高速高精度的ADC对采样时钟的精度要求非常高,时钟电路一般的设计方法是直接利用FPGA内部的锁相环倍频电路产生,但是目标系统要求采样时钟频率达到1 GHz,而目前Altera和Xilinx公司的高端FPGA其I/O输出频率最高只能达到800MHz。经过综合评价,最终选定了美国NS公司的高频时钟芯片LMX2531LQ1910E。其输出低段频率为917 MHz~1 014 MHz,满足设计要求,此外,LMX2531具有非常低的抖动和相位噪声。而且还集成了低噪声、高性能的低压差线性稳压器LDO(Low Drop Out regulator)元件,使电路的抗干扰性和稳定性得到了提高。  

FPGA的可编程性以及丰富的内部逻辑资源和外部I/O资源,用来作为数字存储示波器数据采集与控制系统。特别地,单片AT84AD001量化输出是16路1 Gbps速率、LVDS格式的差分数据,目标系统双输入通道同时工作,这就要求FPGA具有32个能支持1 Gbps的差分I/O,利用高速I/O将数据接收并存储。由此,选择了Altera公司的Stratix II EP2S60F1020C4,该FPGA最多可以支持多达84个1 Gbps的差分通道,并且增加了源同步通道的动态相位对准电路,为高速数据的接受提供了有力的支持。  

在示波器的高速数据采集系统中,需要对采集到的数据进行大量实时性的运算和处理,综合考虑市面上的各款处理器,选择ADI公司的DSP芯片Blackfin561作为嵌入式计算系统。Blackfin561主频最高可达750 MHz,其内核包含2个16位乘加器MAC(Multiplier and Accumulator)、2个40位累加器ALU、1个40位移位器、100KB的片内L1存储器以及128 KB的片内L2存储器SRAM,同时具有动态电源管理功能。此外,Blackfin处理器还包括丰富的外设接口,满足设计的需要。  

本文设计的数字存储示波器的存储深度要求达到每通道8 MB,而FPGA芯片Stratix II EP2S60F1020C4的片内存储单元总共只有552 KB,所以,必须采用片外存储器作为采集RAM来存储量化后的波形数据,经过综合考虑,选用美国赛普拉斯公司的SRAM芯片CY7C1440AV33。  

2 系统结构  

本文设计的数据采集系统采用ADC+高速时钟电路+FPGA+SRAM+DSP的结构模式,其系统结构如图1所示。通道1、通道2均采用一片最高实时采样率为2 Gsps的AT84AD001作为模数转换器完成对模拟输入信号的量化,高频时钟电路用来产生整个数据采集系统所需要的工作时钟,FPGA用来完成采样数据的接收,并且实现FPGA与DSP的接口电路;SRAM作为数据采集系统的采集RAM,完成将量化后的波形数据缓存;DSP作为数据采集系统的主控机,完成对采集电路的控制和接收采集电路采集的数据,并对采样数据进行处理、分析和显示。  

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3 硬件设计  

3.1 目标系统高速时钟电路的设计  

通过LMX2531的标准的三线串行接口(CLK,DATA,LE)对其编程,以控制LMX2531能够输出期望的频率。时钟输出频率大小的计算公式为:  

fout=N×(OSCin/R) (1)  

其中,N=Ninteger+Nfractional(包括整数和小数两部分),Ninteger的值即为Ⅳ分频器的值,Nfractional的值包括NUM和DEN两部分的值,R代表R分频器的值,OSCin为参考时钟输入值。R分频器的值可以由用户在1,2,4,8,16,32中任选一个,而且参考时钟输入OSCin和输出频率fout也是用户自己决定的。根据设计要求,确定各个寄存器的具体取值,将计算好的数据写入芯片内的11个24位控制寄存器,从而得到ADC需要的1 GHz的时钟。  
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编辑:什么鱼
本文引用地址: http://www.eeworld.com.cn/Test_and_measurement/2015/0316/article_11044.html
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