基于CPLD的多次重触发存储测试系统设计

2014-12-23 10:35:07来源: eccn 关键字:CPLD  存储测试系统  波形仿真
1 引言

多次重触发技术应用于多种场合,如一个30齿的齿轮,设齿轮啮台系数为1.2,若测量其中1齿多次啮合时的应力,则1齿的啮合时间只占齿轮转l圈时间的1.2/30,其余28.8/30的时间为空闲态,而空闲态记录无意义。为此开发多次重触发技术,以齿应力作为内触发信号,只记录每次触发后的有用信号,并具有负延迟,而不记录空闲状态.直到占满记录装置存储空间,这样可有效利用存储空间,记录更多的有用信号。

2 多次重触发存储测试系统总体设计

2.1 多次重触发存储测试系统工作原理
   
图1为多次重触发存储测试系统原理框图,其工作原理:被测信号经传感器变为电信号后,输入至模拟调理电路,再经放大滤波后输入至A/D转换器,将模拟信号转换数字信号,然后经过FIFO传输给存储器,计算机通过通信接口读取数据。其中,该存储测试系统的A/D转换器的转换和读时钟、FIFO及存储器的读写时钟、推地址时钟均由CPLD控制产生。




2.2 负延迟的实现
    动态信息存储要求真实有效地记录有用信号,根据被测信号特点,需记录下触发前信号在极短时间内的数据,这就要使用负延迟技术。负延迟也称为提前传输,即将触发信号的触发采集时刻提前一段时间作为传输数据的起始点。该系统设计采用FIFO存储器实现负延负延迟。触发信号未到来时,A/D转换器输出的数据不断写入FIFO存储器中,A/D转换器转换的数据不断刷新FIFO存储器的内容。一旦触发信号到来,数据则开始从FIFO写入存储器。

2.3 主要器件选型
   
该系统设计选用AD7492型A/D转换器。该器件为12位高速、低功耗、逐次逼近式A/D转换器。在5 V电压,速率为1 MS/s时,其平均电流仅1.72 mA,功耗为8.6 mW;在5 V电压和500 kS/s数据传输速率下,消耗电流1.24 mA,因此,该器件能够满足系统低功耗要求。由于该系统设计的存储器总体容量为512 KB,因此选用l片容量为512 KB的N08T163型存储器。并通过静态存储器时序配合实现自制的FIFO存储器,功耗约为同类FIFO存储器的1/10。系统设计的负延迟记录l KB,选用128 KB容量的N02L163WC2A型存储器。针对存储测试系统功耗低,体积小,且控制逻辑较复杂的因素,MAX7000B系列的EPM7128BTCl44-4型CPLD作为控制器。该器件是高性能,低功耗的CMOS型CPLD,2500个可用逻辑门电路,引脚到引脚的传输延时为4.0 ns,系统工作频率高达243.9 MHz。

3 CPLD控制电路的设计
   
基于CPLD的多次重触发存储测试系统主要由A/D转换器、存储器、FIFO和控制器CPLD等组成,其中CPLD控制电路由时钟、多次重触发、FIFO地址发生、存储器地址发生、存储器计满,电源管理和计算机通信等模块组成,如图2所示。



3.1 控制电路各模块功能

 (1)电源管理模块 该模块主要控制系统功耗。当系统处于休眠状态时,只有Vcc对CPLD供电;当系统进入正常工作状态时,Vcc,VDD和VEE同时供电,晶振工作,当采样结束,系统关闭VEE,模拟部分进入休眠状态,晶振停止工作。该模块能够满足系统低功耗要求。
   
(2)时钟模块 晶振提供的4 MHz信号经4个二分频器,分别得到2 MHz、1 MHz、500 kHz和250 kHz的时钟信号,由这些信号组合得到A/D转换器的采样信号convst、FIFO的写信号、A/D转换器的读信号ffwr_adread以及FIFO的推地址信号ff_dz,均为250 kHz。
   
(3)多次重触发模块 当外界多次重触发信号m_tri到来后。经D触发器产生的open信号变为高电平,计数器开始计数时钟信号ff_dz,每计8 KB后停止计数,并产生清零信号clr对open信号清零,等待下次触发信号。由时钟信号ff_dz和open信号控制产生的时钟信号clkl作为写存储器时的推地址信号和写信号,open信号取反后接至存储器使能端。
   
(4)FIFO地址发生模块CPLD对FIFO的地址控制由时钟模块ff_dz信号产生,在时钟信号ff_dz的下降沿开始推FIFO地址。
[1] [2]

关键字:CPLD  存储测试系统  波形仿真

编辑:什么鱼 引用地址:http://www.eeworld.com.cn/Test_and_measurement/2014/1223/article_10435.html
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