基于FPGA的高速高精度频率测量的研究

2014-12-22 10:14:56来源: eccn 关键字:低功耗  FPGA  频率测量

引言

电子测量技术中,测频是最基本的测量之一。常用的直接测频方法在实用中有较大的局限性,其测量精度随着被测信号频率的下降而降低,并且对被测信号的计数要产生±1个数字误差采用等精度频率测量方法具有测量精度,测量精度保持恒定,不随所测信号的变化而变化;并且结合现场可编程门阵列FPGA(Field Programmable Gate Array)具有集成度高、高速和高可靠性的特点,使频率的测频范围可达到0.1Hz~100MHz,测频全域相对误差恒为1/1 000 000,

1 测频原理及误差分析

常用的直接测频方法主要有测频法和测周期法两种。测频法就是在确定的闸门时间Tw内,记录被测信号的变化周期数(或脉冲个数)Nx,则被测信号的频率为:fx=Nx/Tw。测周期法需要有标准信号的频率fs,在待测信号的一个周期Tx内,记录标准频率的周期数Ns,则被测信号的频率为:fx=fs/Ns。这两种方法的计数值会产生±1个字误差,并且测试精度与计数器中记录的数值Nx或Ns有关。为了保证测试精度,一般对于低频信号采用测周期法;对于高频信号采用测频法,因此测试时很不方便,所以人门提出等精度测频方法。

等精度测频方法是在直接测频方法的基础上发展起来的。它的闸门时间不是固定的值,而是被测信号周期的整数倍,即与被测信号同步,因此,测除了对被测信号计数所产生±1个字误差,并且达到了在整个测试频段的等精度测量。其测频原理如图1所示。

测量过程中,有两个计数器分别对标准信号和被测信号同时计数。首先给出闸门开启信号(预置闸门上升沿),此时计数器并不开始计数,而是等到被测信号的上升沿到来时,计数器才真正开始计数。然后预置闸门关闭信号(下降沿)到时,计数器并不立即停止计数,而是等到被测信号的上升沿到来时才结束计数,完成一次测量过程。可以看出,实际闸门时间τ与预置闸门时间τ1并不严格相等,但差值不超过被测信号的一个周期。

设在一次实际闸门时间τ中计数器对被测信号的计数值为Nx,对标准信号的计数值为Ns。标准信号的频率为fs,则被测信号的频率为

由式(1)可知,若忽略标频fs的误差,则等精度测频可能产生的相对误差为

δ=(|fxc-fx|/fxe)×100% (2)

其中fxe为被测信号频率的准确值。

在测量中,由于fx计数的起停时间都是由该信号的上升测触发的,在闸门时间τ内对fx的计数Nx无误差(τ=NxTx);对fs的计数Ns最多相差一个数的误差,即|ΔNs|≤1,其测量频率

fxe=[Nx/(Ns+ΔNs)]/fs (3)

将式(1)和(3)代入式(2),并整理得:

δ=|ΔNs|/Ns≤1/Ns=1/(τ·fs)

由上式可以看出,测量频率的相对误差与被测信号频率的大小无关,仅与闸门时间和标准信号频率有关,即实现了整个测试频段的等精度测量。闸门时间越长,标准频率越高,测频的相对误差就越小。标准频率可由稳定度好、精度高的高频率晶体振荡器产生,在保证测量精度不变的前提下,提高标准信号频率,可使闸门时间缩短,即提高测试速度。表1所列为标频在10MHz时闸门时间与最大允许误差的对应关系。

表1 闸门时间与精度的关系

闸门时间/s

精   度

0.01
0.1
1

10 -5
10 -6
10 -7

等精度测频的实现方法可简化为图2所示的框图。CNT1和CNT2是两个可控计数器,标准频率(fs)信号从CNT1的时钟输入端CLK输入;经整形后的被测信号(fx)从CNT2的时钟输入端CLK输入。每个计数器中的CEN输入端为时钟使能端控制时钟输入。当预置门信号为高电平(预置时间开始)时,被测信号的上升沿通过D触发器的输出端,同时启动两个计数器计数;同样,当预置门信号为低电平(预置时间结束)时,被测信号的上升沿通过D触发器的输出端,同时关闭计数器的计数。

2 硬件设计

在快速测量的要求下,要保证较高精度的测频,必须采用较高的标准频率信号;而单片机受本身时钟频率和若干指令运算的限制,测频速度较慢,无法满足高速、高精度的测频要求。采用高集成度、高速的现场可编程门阵列FPGA为实现高速,高精度的测频提供了保证。

[1] [2]

关键字:低功耗  FPGA  频率测量

编辑:什么鱼 引用地址:http://www.eeworld.com.cn/Test_and_measurement/2014/1222/article_10411.html
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