基于正交矢量放大的MRS信号采集模块设计---- 采集模块硬件设计(二)

2014-11-11 10:12:32来源: eefocus

4.3锁相环电路

4.3.1倍频电路设计思路

CPLD的FLASH中存储的正弦波的一个周期用256个点来输出,而正弦波的频率要求是在1300Hz~3000Hz范围内可调,步长为0.1Hz.这就要求FLASH模块的时钟频率在333KHz~768KHz范围内按步长25.6Hz可调。CPLD用的外部晶振为125MHz,如果这个时钟频率由CPLD分频产生,不能达到设计要求。但是CPLD可以实现频率在1300Hz~3000Hz范围内按步长0.1Hz可调,再把这个频率进行256倍频就可以达到设计要求了。

4.3.2锁相环电路芯片选择

利用锁相环可以实现非常稳定的倍频电路。锁相环是一个相位负反馈的闭合环路,其频率跟踪原理图如图4.10所示.



锁相环是由相位比较器(也称鉴相器)、低通滤波器LPF和压控振荡器VCO三个环路部件组成的一个反馈控制系统。相位比较器(也称鉴相器)对基准输入信号和压控振荡器引入的信号进行比较,当基准信号和压控振荡器信号频率与相位相同时,鉴相器的输出为零;当两信号的频率和相位不同时,鉴相器的输出就产生一个误差电压,这个误差电压经过滤波环节,控制压控振荡器,使其输出频率和相位与输入信号的频率和相位绝对匹配,锁相环路既实现了“锁相”。

将压控振荡器输出信号经过N分频后再输入到相位比较器中,那么锁相环锁定后压控振荡器输出的信号频率就是基准信号频率的N倍,这就是锁相环实现倍频电路的原理,如图4.11所示。



现在常使用集成电路锁相环74HC4046,它的内部电路框图如图4.12所示。


主要由相位比较器Ⅰ、Ⅱ、压控振荡器(VCO)、线性放大器、源跟随器、整形电路等部分构成。比较器Ⅰ采用异或门结构,当两个输人端信号Ui、Uo的电平状态相异时(即一个高电平,一个为低电平),输出端信号UΨ为高电平;反之,Ui、Uo电平状态相同时(即两个均为高,或均为低电平),UΨ输出为低电平。当Ui、Uo的相位差Δφ在0°-180°范围内变化时,UΨ的脉冲宽度m亦随之改变,即占空比亦在改变。从比较器Ⅰ的输入和输出信号的波形(如图4.13所示)可知,其输出信号的频率等于输入信号频率的两倍,并且与两个输入信号之间的中心频率保持90°相移。对相位比较器Ⅰ,它要求Ui、Uo的占空比均为50%(即方波),这样才能使锁定范围为最大。本设计中要产生的时钟频率为占空比为50%的方波,所以使用相位比较器Ⅰ.

 


74HC4046锁相环采用的是RC型压控振荡器,必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2.由于VCO是一个电流控制振荡器,对定时电容C1的充电电流与从9脚输入的控制电压成正比,使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时,其输出频率最低;当输入控制电压等于电源电压VDD时,输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成,故它的输出波形是对称方波。

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关键字:正交矢量放大  MRS信号采集模块  锁相环电路  低通滤波电路

编辑:什么鱼 引用地址:http://www.eeworld.com.cn/Test_and_measurement/2014/1111/article_10017.html
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