DDR测试技术与工具

2011-06-04 10:21:10来源: 互联网

  DDR是双倍数据速率的SDRAM内存,如今大多数计算机系统、服务器产品的主流存储器技术,并且不断向嵌入式系统应用领域渗透。孰不知,随着iPhone等大牌智能手机的采纳,DDR内存俨然成为智能手机转变的方向之一,例如韩国泛泰去年底最新推出的Android智能手机Vega X就搭载了512MB的DDR2内存。

  DDR技术不断发展,并行总线达到了串行技术的速度,时钟速度达到1GHz。目前,DDR3现在已经具备1.6Gb/s的数据速率,而DDR3-1866及更高速率版本正在开发中,很快就会出现在市场上。目前主流的DDR2也有多种速度、多种容量和多种规格,从DDR-266的266MT/S、133MHz、2.5V电压,已经发展到了现在的DDR2-1066的1066MT/S、533MHz、1.8V电压。另外,低能耗DDR(LP-DDR,用于便携式计算机)和显存GDDR也是DDR的发展变化版本。目前主流的DDR也有多种速度、多种容量和多种规格,从DDR-266的266MT/S、133MHz、2.5V电压,已经发展到了现在的DDR3-1600,1.5V电压。另外,低能耗DDR(LP-DDR,用于便携式计算机)也是DDR的发展趋势之一。

  

DDR存储器的设计正超过千兆位数据速率

 

  图1: DDR存储器的设计正超过千兆位数据速率,时钟速度就要达到1GHz,带来了更大的测试挑战。

  技术的升级和应用领域的拓展,都使DDR存储器的验证和测试更具挑战性。高数据速率和时钟速度使得时序余量更紧张,导致串扰、阻抗匹配和抖动问题加剧,这需要使用高速测试测量技术和性能更高的测试测量工具,以获得更好的信号捕获能力、测试精度等。

  DDR测试要点和难点

  鉴于DDR的stub(短线)拓扑结构和紧张的时序容限,在验证和测试中要求检验多种指标,包括:电气电源和信号电源质量,噪声、毛刺和地弹/地跳;时钟信号质量,上升时间和下降时间/slew rate ;命令、地址和数据有效窗口(建立/保持时间);DQS/DQ/时钟偏斜。

  DDR数据速率的不断提升使得存储系统的信号完整性问题日益凸显。因此必须将物理层的信号与系统级的时序关联起来,避免时序冲突、协议背离、时钟抖动以及由总线引发的错误,确保存储系统准确工作。需要关联的时序包括:存储器初始化时序;SDRAM模式寄存器操作(MSR);读/写数据有效窗口;休眠状态的时序;普通工作状态的时序。

  至于DDR测试的难点,泰克的技术支持工程师余岚最近在IIC-China的一场研讨会中指出:“第一,DDR数据信号DQ和DQS是双向的,所以读信号和写信号会同时出现在数据线上,比较难分离那些数据是读数据哪些数据是写数据;第二,就是探测问题,DDR2或者3使用的是BGA封装,测试管脚隐藏在芯片的底下,因此探头的选择非常重要。另外由于DDR2和DDR3速率非常高,所以对于带宽和探测信号保真度要求就格外的高,而且很多时候我们光靠示波器已经满足不了测试的要求了,需要联合比如逻辑分析仪等进行协议和时序的联合测试。”

  余岚表示,带宽/上升时间、采样率、触发方式、内存软件、探头是DDR测试选择示波器的重要考量指标,其中带宽/上升时间是重中之重,包括连接、信号保真度。但需要联合逻辑分析仪等设备时,通道数和采样率是最重要的考虑因素。

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关键字:DDR测试技术

编辑:什么鱼 引用地址:http://www.eeworld.com.cn/Test_and_measurement/2011/0604/article_2598.html
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