基于ADSP TS201的雷达信号处理机设计

2010-09-15 20:43:49来源: 维库开发网

  现代雷达信号处理已成为雷达功能实现的关键,本文根据某型雷达信号处理机的系统需要,对其硬件结构及软件设计做了系统优化。设计了1套以4片TS201和1片FPGA为核心信号处理板,该系统仅用l副板卡即实现空时二维信号处理。实现了自适应副瓣相消,4路脉冲压缩与MTI/MTD,副瓣匿影和差波束测角等算法,可以完成对目标距离,方位偏差量的测算,满足系统需求。

  1 系统组成分析

  回波信号在天线上进行部分微波合成,形成和、差通道信号及两路辅助天线信号,进行IQ正交插值,1/8抽取后,形成4路待测数据,数据率共为128MB/s。系统算法结构,如图1所示,主要由旁瓣相消模块,数字脉压模块,MTD处理模块由3部分组成。和路信号MTD(FFT-CFAR)后经副瓣匿影若判定有目标则再由和、差两路数据计算方位偏差量。

  以雷达工作的低重频模式为例,IQ数据为5 388点,重频为140 Hz,考虑到一定的时间余量,4路信号的传输及处理必须在<6.7 ms的时间内完成。因此系统的数据速率、数据量及运算规模决定了系统设计必须具有以下特点:

  (1)具有高性能浮点处理芯片,可完成旁瓣相消、脉冲压缩、相参积累、杂波图、恒虚警处理。

  (2)内部各处理芯片间可进行高速数据传递且可外部扩展存储芯片,保存大量数据。

  (3)具备对外的数据接口和控制接口,并可输出故障检测信号。

  (4)软件设计中必须进行大量优化,保证上述所有处理模块在1个脉冲周期内完成。

  2 雷达处理机实现

  2.1 硬件平台设计

  系统运算量及时间要求,信号处理板需采用多DSP并行处理的结构,为达到高速浮点处理能力、高数据吞吐率及大内存空间的要求,DSP芯片选用ADSP-TS201,它是ADI公司最新型号的TigerSHARC架构高性能浮点数字信号处理器。它具有最高达600 MHz的工作时钟,且每周期可完成4条指令;包括双独立运算模块及用于地址计算的双独立整型ALU,可完全并行操作;拥有24 MB/s的片内存储器,内存容量大;此外还有14路DMA控制器及外部端口、4个链路口,可进行高速数据吞吐;拥有4个SDRAM控制器,可外部扩展存储芯片;拥有4个可编程flag引脚,可对外输出所需标志信号。

  多DSP设计通常有共享总线方式和链路口耦合方式两种结构。共享总线结构的优点是可以提供全局地址空间,把多DSP的地址空间映射到主机的内存空间进行统一访问。任一DSP也可通过总线读写其它处理器内存,操作方便。然而,当多DSP间数据交换频繁时,总线竞争往往造成数据通信的总线瓶颈,因而该方法有明显的缺点。采用链路口耦合方式则具有明显的优点,各DSP总线独立,拥有完全独立的内存空间,各DSP程序设计可完全独立,减小了程序调试的难度。各DSP之间仅通过链路口无缝连接,片间连线少,降低了PCB布线难度和层数,节约了制板成本。此外,数据传输采用链路口的DMA方式并不占用DSP内核的运算时间,可以提高处理板的实时性能。因而采用将4片ADSP-TS201通过链路口两两互连,形成松耦合的多DSP结构,如图2所示。各DSP通过链路口可在任意两个DSP之间进行最高达500 MB/s的数据传输。

  板卡主要以4片TS201与1片FPGA为核心,外加FLASH,SDRAM与光纤及其配置芯片协同完成数据存储及传输。FPGA主要完成系统中与雷达匹配的时序控制,对板外的数据传输与对DSP的总线通信。FPGA通过两套独立的32位外部数据总线与DSP0和DSP1连接,采用流水协议,外部总线工作频率为50 MHz,可以实现400 MB/s的数据传输速度,达到了系统可进行高速数据传输的要求。系统时钟为50 MHz,TS201经12倍频工作在600 MHz,单板卡的系统峰值处理能力可以达到14.4 Gflops,板卡运算速度满足了系统需求。

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关键字:ADSP  TS201  雷达信号处理机

编辑:小甘 引用地址:http://www.eeworld.com.cn/Test_and_measurement/2010/0915/article_1471.html
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