嵌入式测试技术为串行I/O提供真正高效价值

2008-10-08 10:14:57来源: 安捷伦科技

    随着技术的进步,电子行业自身在不断地发明创新。嵌入式系统设计师最清楚这一点,许多人开发的应用之多甚至可以横跨几代电子技术和微处理器技术。


    一路看过来,随着基本的硬件和软件的演进,当然也出现了许多不同的系统开发和调试方法。如今,绝大多数微处理器整合有片上调试资源,从而设计师可以利用低成本的硬件接口进行开发和测试。这类被称作为嵌入式测试的调试,极大地有助于嵌入式系统的增长,并将使带有高速串行I/O的设计系统具有更高的效率。

    如今,半导体硅片成本的降低使得电子行业可以利用通信行业30多年发展所取得的一些先进技术,特别是串行接口。就当数字系统拼命地与大规模、高速数据传输的光系统的处理带宽保持同步时,前所未有的对速度和总处理吞吐率的需求激励了并行总线结构针对其自身的一些实际限制进行演进,为了获取更高的处理带宽,PC领域正在钟情于高速串行接口,向PCI-Express这类总线标准的迅速增长就是例证。

    由于PC领域采用了串行接口,这些技术正在被广泛接受并确立地位。实现成本开始下降,这就意味着目前串行接口正在迈上低成本的PC产品和主流数字产品-换言之,即嵌入式系统之路。我们将再一次看到该演进过程:即随着嵌入式系统和相关的处理器采用该项新技术,设计团队必须采用新的开发和调试方法来利用高速串口的优点。


采用新测试方法


    如今,绝大多数的数字电路设计师还习惯于采用并行接口和速率为100~200MHz左右的系统时钟。的确,有很好的标准,又有熟知的经验和工具支持这类选择。但是,高速(数吉比特)串行完全是另外一回事。如今,成功配置高速串行接口的设计团队通常聘用在高速信号传输(信号完整性)的物理层方面具有特殊经验的工程师。由于该方案将有助于将产品成功地推向市场,故需对开发团队进行较多的改变,以便于将这一先进的技术整合进面向主流数字电子产品市场的设计中去。开发团队需要更有经验的设计师,以及所需的设计工具和设计方法,来解决与以前大不相同的设计问题。

    第一步是要理解设计问题。如何设计与过去大不相同的数字高速串行接口?可能最大的差别在于信号完整性。由于这些主要接口的信号速率都高达吉比特,将会出现许多通常只有模拟(或者更像是RF/微波)领域才会出现的问题。设计师这就不像过去那样只需关注像建立时间、保持时间和上升时间这类的信号定时参数,而是必须关注像眼图睁开、比特误差率和抖动着泪的参数。

    另一个不同之处在于探测设计师希望观测的信号的能力。该功能无论是对于当今的半导体的高集成度,还是细心地调理信号通道上的信号完整性都不可或缺的。随着速率上升到3Gbits/s,就需要对信号进行一些先行传输调理,来补偿传输媒质的耗损;接收端的信号处理也需要相应的滤波,来精确地恢复信号。同样,由于有些信号通常都工作在亚微米数字硅片的低功率环境,电压的摆幅较小。这意味着传统的测试测量方法,即简单地利用物理探头来进行接触式探测将变得不太可能,因为探头自身将会对信号带来很大程度的影响。

    测试和调试这些接口时必须考虑到这些因素所产生的实际影响。对数字完整性方面的需求意味着数字设计师必须在验证设计所用的标准工具库内添加新的测量类型(或测试设备)。目前,测量信号完整性的复杂设备正在普及,并且随着从以前的特定应用发展到主流应用的过程中还必须不断演进,这些设备包括眼图测试、比特误差率(BER)测试以及抖动容差测试设备。随着这些信号变得更加灵敏,半导体硅片的集成度变得更高,为了能够探测这些关键信号,这些测试解决方案还必须不断演进。


解决方案是嵌入式测试


    如同微处理器领域中的片上调试工具和技术的出现一样,解决方案应该是在硅片上实现更多的测试功能,至少对于探测问题是如此。由于芯片开发商非常仔细地设计了信号通道,故对于应用设计师来说,整合能力并利用这种方法来进行关键测量和观察串口的行为将是最好的方法。这种称作为嵌入式测试的方法,不需要外触探头(探头自身将引起相关的问题),而且可以获取外部无法获取的信号的相关信息(例如被接收机恢复实际眼图指标)。

    图1给出了一个实际例子。这里,在速率为6.25Gbits/s的串行链路上进行的测量显示,即便物理探头的限制可以克服,在器件引脚上观察信号也将导致错误的结果,由于采用了先行传输信号调理。如果只是简单地看一下图示的信息,人们可能会断定该链路无法工作,因为观察不到信号眼图的张开。但是,通过结合片上测量,如图中的右侧所示,工程师就能够确信确实有一个信号被接收机恢复了。

图1:高速串行链路测试的实际例子。
图1:高速串行链路测试的实际例子。

FGPA的用途


    随着串行技术在嵌入式系统中的出现,FPGA将扮演一个重要的作用。长期以来FPGA都是嵌入式设计师使用的实现技术,而随着FPGA性价比的演进,其作用正在增加。FPGA正在日益增多地成为一个集成平台,它具有类似片上系统(SoC)的功能,而这些功能则利用可编程的架构来实现。这给嵌入式系统设计师带来了颇多的灵活性,并使他们能在其设计中以低成本的方案实现高集成度。

    FPGA提供商也意识到了正在转向串口的这一趋势,并正在致力于为更多的开发商提供可用的高速串行技术。绝大多数的高端FPGA产品中目前都有数吉比特的串行I/O功能,该功能也正在开始进入低成本的FPGA器件中。FPGA固有的可重新编程能力还为实现测试功能的测试工具提供一个真正的机会。开发和测试工具正在涌现出来,这为设计师提供了掌握串行接口的行为和质量的新方法。这些新工具采用与高速串行技术指标(如BER测量)相关的测试类型,这就使得它们对以前由于知识面和采购相关仪器成本所限而没有考虑过的各类设计师来说都是有用的。


测试FPGA中的高速串行I/O


    这些工具可用来时FPGA开发商测量串行I/O。图2显示了一个此类工具的方框图

图2:用于高速串行链路测试的嵌入式测试解决方案方框图

图2:用于高速串行链路测试的嵌入式测试解决方案方框图

该工具有三个基本的部分组成:

1. 实现片上测试模式生成、BER测量和访问发射和接收器控制存储器的测试内核;

2. 测量软件;

3. 简单的硬件接口,本例中用JTAG编程电缆来实现。

    人们可以看到,利用该架构,通过适当地配置这三个部分,就可以建立起一个测量例程来探测用Xilinx FPGA实现的高速串行链路的工作情况。

    这样的测试工具提供了进行三个基本链路测量的能力,所有的都基于BER,其已被广泛地接受作为高速串口的最终测量。最简单的就是该工具可以提供链路BER测量。该测量在内部实现,并反映从FPGA内部的接收器所视的实际条件,而无须采用传统测量中通常使用的接触式探头来测量器件的引脚。

    另一个感兴趣的测量是眼图测试,这为迅速掌握链路裕度提供了一个简单的方式。通过在数据眼的单位间隔上重复进行BER测量,可以为用户提供BER与数据眼位置关系的图形显示。最终,通过将眼图测量功能与发射和接收控制寄存器访问相结合,就能有效地对链路进行调整,来获得最佳的BER。

图3:能够测量链路裕度的眼图测试。

图3:能够测量链路裕度的眼图测试。


嵌入式测试的内涵


    嵌入式系统中对串行I/O的采用将对如何组建设计团队和采用什么工具产生影响。我坚信针对这一技术的嵌入式测试的特殊应用将为开发商带来有价值的帮助。在高速串行领域及以外的其它领域许多其它的可能性都与这一概念相关。很显然,随着半导体技术在复杂度和功能以及速度等方面的不断发展,嵌入式测试方案将为系统设计师探究系统提供真正的机会,不论是硬件还是软件。

    实现嵌入式测试要求一定的灵活度,以便将全新的测试拓扑架构和新的测试方案整合到一起来实现跨度覆盖到半导体制造商和测试测量提供商的测试解决方案。尽管这些协作意味着将对行业带来挑战,但却能为位于竞争的价值点上的设计师带来全新的、具有价值的测量功能,这都将是不可否认的经济驱动力。

 

 


关键字:串行  提供

编辑:潘争 引用地址:http://www.eeworld.com.cn/Test_and_measurement/2008/1008/article_326.html
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