datasheet

如何满足复杂系统的高性能时序需求

2017-08-24来源: 赛普拉斯 关键字:时序  赛普拉斯

时钟设备设计使用I2C可编程小数锁相环(PLL),可满足高性能时序需求,这样可以产生零PPM(百万分之一)合成误差的频率。高性能时钟IC具有多个时钟输出,用于驱动打印机、扫描仪和路由器等应用系统的子系统,例如处理器、FPGA、数据转换器等。此类复杂系统需要动态更新参考时钟的频率,以实现 PCIe 和以太网等其它诸多协议。


时钟IC属于I2C从器件,需要主控制器来配置内部PLL逻辑,其控制逻辑可以写入微控制器内。作为I2C 主机,微控制器将配置写入时钟IC的内部易失性存储器并控制PLL。因此,可以通过板上MCU - IC组合进行系统时钟频率的动态更新。可编程微控制器为高性能时钟IC提供控制逻辑能力,通过减少板载 IC和板上走线使整体设计更加紧凑,并降低最终物料成本。

操作理论

图 1 为高性能时钟设备的基本PLL架构。该设计使用比例因子为PLL输出端口提供时钟合成。最终输出频率的基本公式为:

  • fREF为输入参考晶体频率(在多数应用中通常为 8 MHz 至 48 MHz)。

  • DIV_R(DIV_R1 和 DIV_R2)是输入频率参考的分频因子。此类分频器名为预分频器。

  • DIV_N 为小数 N 分频因子。

  • DIV_O(DIV-O1、DIV-O2、DIV-O3 和 DIV-O4)为输出前的后分频因子。

图1:简化高性能时钟的 PLL 架构框图。


图1中的橙色框图为参数,使用这些参数的方程式为可编程方程式。这些参数可以在出厂时写入时钟设备的非易失性存储器。时钟设备具有内部易失性和非易失性存储器,两个存储器互相复制其内容。非易失性存储器在出厂时已被写入所需配置,在最终应用中,当设备启动电源时,非易失性存储器的内容会被复制到易失性存储器。同时,PLL产生所需的默认时钟输出。


时钟IC的重要特性之一就是通过I2C接口实现运行时可编程。通过可编程功能,用户可以更改设备的易失性存储器内容以进行即时更改。只需使用适当的I2C指令,就可以通过主控制器实现用户配置文件的即时编程功能。


设备的非易失性存储器还可以存储预定义的多用户配置。用户可以使用频率选择 (Frequency Select, FS)功能以选择其中一个配置。该FS - 位为设备中可用的CMOS输入引脚。FS引脚应用N - 位外部 CMOS信号,然后内部选择存储在非易失性存储器中的一个配置文件,这个配置文件同样也被复制到了易失性存储器,PLL则输出不同的信号。


同时,微控制器通过I2C提供数据来控制高频时钟。使用微控制器的优点是,它具有不同的通信外设和通信协议,如I2C、SPI、UART、蓝牙、ZigBee等,使得系统能够以主从配置将数据传输到其他微控制器,也可以使用一个自定义的应用传输至安卓和 iOS设备。此外,微控制器还配有各种IDE工具用于简化设计。这可以更好地证明使用 I2C指令来配置PLL参数、编写并验证定制应用程序是合适的。

高性能时钟的应用需求


高性能时钟IC专为消费者、工业和网络应用而设计。此类时钟IC具有多个从不同PLL导出的差分输出和单端输出,并且可以通过I2C接口实现可编程功能。此外,高性能时钟IC不仅可以支持PCI Express (PCIe) 1.0 / 2.0 / 3.0、USB 2.0 / 3.0和万兆以太网 (GbE)等关键接口标准的参考时钟。还能支持压控晶体振荡器(VCXO)和频率选择 (FS)等其他增值功能。


高性能时钟 IC 采用设计实现 I2C 从机模式。因此,需要一个板载 I2C 主机来控制以下可编程功能:


  • 通过 I2C 接口进行系统内编程

  • 通过频率选择 (FS) 引脚更新配置

  • 外部复位操作

  • 压控晶体振荡器 (VCXO) 操作

图 2:微控制器 - 高性能时钟接口电路。


微控制器在时钟IC PLL控制中的作用


如图2所示,将时钟IC连接到微控制器电路。时钟IC具有内部PLL模块,其功能是提供作为固定直流电压的调谐电压 (Vtune),而调谐电压将随频段而变化。PLL 模块在输入端接收本地振荡器频率,由内部前置放大器放大信号。另外,预分频器对输入频率进行下变频,并将其作为输入传送至相位比较器。

图 3:PLL 模块的微控制器控制。


微控制器通过I2C发送数据到可编程分频器。该分频器也接收来自参考振荡器(例如4 MHz 晶体振荡器)的输入。相位比较器(即相位检测器)通过预分频器接收本地振荡器频率(例如87.15 MHz),还通过参考分频器和参考振荡器接收微控制器的输入(例如,87.15 MHz)。如果两个输入都匹配,相位比较器将提供 Vtune 调谐电压。一旦本地振荡器频率与微控制器频率数据之间稍有不匹配,都将无法提供调谐电压 (Vtune) 和输出。图3所示为完整的框图。


在微控制器的帮助下,PLL 通过调谐本地振荡器频率产生闭环,并在输出端产生调谐电压。调谐电压将从较低频率信道增加到较高频率信道。通过改变预分频器和可编程分频器的值,微控制器可以调整步长。


步长 =(本地振荡器频率/预分频器)X(可编程分频器/参考振荡器)

表 1 所示为部分配置。

通过 I2C 接口进行系统内编程

系统内编程可为系统设计实现快速有效的迭代。编程数据序列可通过SCL和SDA引脚传送到时钟器件,把操作顺序编程至板载微控制器(主设备)中,通过命令和数据在运行时与从机时钟进行交互。


此处为系统示例,其中时钟信号必须以采样率的倍数为准。该时钟频率在155.52MHz和156.25 MHz两组频率之间变动。这意味着驱动串行控制器的时钟必须能够在这两个值之间灵活切换。微控制器主设备可以访问并修改写入易失性存储器的PLL配置,从而满足这两个频率需求。

通过频率选择 (FS) 引脚更新配置

高性能时钟设备支持包含个性化配置的多个用户配置文件。在FS引脚转换方面,高性能时钟器件具有两个时序规格 - 快速切换和慢速切换。


快速切换适用于输出 ON/OFF 、输出分频值变化,以及输出 MUX 设置更改。慢速切换则适用于更改 PLL 参数(包括 PLL ON/OFF)。顾名思义,快速切换中的输出变化更快,而慢速切换的速度较慢。两种切换类型都可以打开或关闭输出,并且不出丝毫差错。图 4 所示为 FS 与输出时钟之间的时序关系。

图 4:频率选择操作。

外部复位操作:

当外部复位生效时,时钟IC进入低功耗模式。输出和I2C总线信号处于高阻抗 (HI-Z) 状态,直到取消外部复位并完成初始化。外部复位重启易失性存储器内容,存储在非易失性存储器中的配置则被复制到易失性存储器。当需要重新初始化任意一个系统中运行的应用程序时,该功能将被使用。

压控晶体振荡器 (VCXO) 操作:

对某些应用而言,输出时钟频率应通过使用模拟反馈跟踪输入数据流。如图5所示,时钟IC作为大锁相环的一部分。ASIC或SoC负责跟踪输入流、计算误差并产生PWM信号(通常来说),随后将误差信息反馈至本地时钟发生器以进行频率调谐。

图5:VCXO 示例电路。


VCXO功能能够修改PLL频率,因此频率牵引不依赖于晶体特性、温度、电压或设备工艺。VCXO调制是线性、精准调制。也可以使用时钟参考。通过微控制器的内置模拟模块,VCXO的控制逻辑精准到小数点后6位。


作为I2C主设备,微控制器将配置写入时钟 IC 的内部易失性存储器并控制PLL。因此,通过板载MCU-IC组合可以实现系统时钟频率的动态更新。开发人员可以使用可编程微控制器,为高性能时钟IC提供控制逻辑。这可以减少对板载IC和走线数量的需求,使得整个系统设计更加紧凑。


微控制器配备强大IDE工具,可以加速应用开发。集成可编程片上系统(PSoC)器件可进一步简化设计并有助于降低整体产品成本。有关高性能时钟IC设计的更多详细信息,请参阅4-PLL扩频时钟发生器入门以及扩频时钟发生器的设计最佳实践。


关键字:时序  赛普拉斯

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/article_201708243736.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。

上一篇:Xilinx 广泛部署动态重配置技术
下一篇:最后一页

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利

推荐阅读

VGA时序及其原理

=10+2+480+33),其中480为显示行。每场有场同步信号,该脉冲宽度为2个行周期的负脉冲,每显示行包括800点时钟,其中640点为有效显示区,每一行有一个行同步信号,该脉冲宽度为96个点时钟。由此可知:行频为525*59.94=31469Hz,需要点时钟频率:525*800*59.94约25MHz.一、VGA时序分析: VESA中定义行时序和场时序都需要同步脉冲(Sync a)、显示后沿(Back porch b)、显示时序段(Display interval c)和显示前沿(Front porch d)四部分。VGA工业标准显示模式要求:行同步,场同步都为负极性,即同步脉冲要求是负脉冲。由VGA的行时序可知:没一行
发表于 2018-11-26
VGA时序及其原理

51单片机的时钟及总线时序和总线扩展

。(注意P1 和P2的相位关系 )一个机器周期由6个状态组成,如果把一条指令的执行过程分作几个基本操作,则将完成一个基本操作所需的时间称作机器周期。单片机的单周期指令执行时间就为一个机器周期。指令周期是执行一条指令所需的全部时间。MCS-51单片机的指令周期通常由1、2、4个机器周期组成。对于12MHz的晶振,提供了12M的振荡周期,6M的时钟周期,1M的机器周期。所以此时51单片机的单指令周期为(1/1M)s=1us.这个1us有什么好处呢?后面大家会知道单片机应用中会有各种各样的时序,很多时候需要用一小段程序延时来达到时序要求,而1us的单指令周期比较方便计算延时时间以及确定每条语句的执行时间。应该明确的是单片机执行每条语句用的时间
发表于 2018-11-26
51单片机的时钟及总线时序和总线扩展

单片机工作的基本时序

机器周期和指令周期(1)振荡周期:也称时钟周期,是指为单片机提供时钟脉冲信号的周期。=晶振。//在单片机右下角复位左侧,椭圆形的就是晶振,标注:11.0592MHz(2)状态周期:每个状态周期是时钟周期的2倍,是时钟周期经二分频后得到的。(3)机器周期:1个机器周期=6个状态周期=12个时钟周期一般我们说CPU完成一个独立的操作的时间即为一个机器周期。注:晶振输出的是一个正玄波!
发表于 2018-11-26

单片机SPI总线时序详解

为低电平;如果CPOL=1,串行同步时钟的空闲状态为高电平。时钟相位(CPHA)能够配置用于选择两种不同的传输协议之一进行数据传输。如果 CPHA=0,在串行同步时钟的第一个跳变沿(上升或下降)数据被采样;如果CPHA=1,在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。SPI主模块和与之通信的外设音时钟相位和极性应该一致。SPI时序详解---SPI接口在模式0下输出第一位数据的时刻SPI接口有四种不同的数据传输时序,取决于CPOL和CPHL这两位的组合。图1中表现了这四种时序,时序与CPOL、CPHL的关系也可以从图中看出。图1CPOL是用来决定SCK时钟信号空闲时的电平,CPOL=0,空闲电平为低电平,CPOL=1时,空闲
发表于 2018-11-20
单片机SPI总线时序详解

教你如何来看单片机外设A/D转换器ADC0804时序图

,TX-1C实验板上读取A/D数据未用中断法,因此可不接该引脚。数字芯片在操作时首先要分析它的操作时序图,图4.4.6是ADC0804的启动转换时序图。ADC0804转换时序图:分析图4.4.6可知,CS先为低电平,WR#随后置低,经过至少tW(WR#)L时间后,WR#拉高,随后A/D转换器被启动,并且在经过(1~8个A/D时钟周期+内部TC)时间后,模/数完成转换,转换结果存入数据锁存器,同时INTR自动变为低电平,通知单片机本次转换已结束。关于几个时间的大小在芯片手册中都有说明。我在写单片机程序启动A/D转换时就要遵循上面的时序,由于TX-1C实验板未用中断读取A/D数据,因此我们在启动A/D转换后,稍等一会儿时间,然后直接读取A/D
发表于 2018-11-19
教你如何来看单片机外设A/D转换器ADC0804时序图

SiTime面向5G基础设施推出突破性 MEMS 时序解决方案--Emerald平台

          SiTime面向5G基础设施推出突破性 MEMS 时序解决方案--Emerald平台          Lee·10:32·芯品  来源:爱集微         为 5G 基础设施解决关键的时序挑战         为价值 15 亿美元的电信和网络时序市场设定新的性能基准(相比以前提升 -20 倍)        前所未有的易用性和可编程性,降低设计复杂性
发表于 2018-11-06

小广播

夏宇闻老师专栏

你问我答FPGA设计

北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2018 EEWORLD.com.cn, Inc. All rights reserved
pt type="text/javascript" src="//v3.jiathis.com/code/jia.js?uid=2113614" charset="utf-8">