Cadence发布完整数字与签核参考流程

2016-02-02 14:34:47来源: EEWORLD
2016年2月1日,Cadence设计系统公司(NASDAQ: CDNS)宣布,正式交付完整的数字与签核参考流程,用于Imagination Technologies (IMG.L)公司PowerVR Series7图形处理单元(GPU)。采用此高度集成的Cadence® 参考流程,550万实例的完整合成与设计实现可在2.5天完成。对比上一代Cadence设计流程,产品开发设计时间缩短1倍以上。同时,采纳新参考流程后,芯片面积平均缩小3%,Imagination最复杂的组块面积可缩小达7%。
 
此参考流程操作简单,仅需单次执行;同时为设计师提供指南,使用易于部署和支持的文件及脚本对PowerVR GPU内核进行优化。流程内包括如下Cadence数字与签核工具:
 
Innovus™ 设计实现系统:采用大规模并行处理架构的下一代物理设计实现工具,助力片上系统开发商设计具有强大PPA性能(功耗、性能和芯片面积)的高质量产品。
 
Genus™ 合成解决方案:寄存器传输级(RTL)合成及实体合成引擎,助力RTL设计师提高设计效率,应对开发挑战。采纳该解决方案后,合成时间进一步缩短,最快可提高5倍,数据通路面积最高可减小20%,同时实现超1000万实例的线性扩展。
 
Tempus™ 时序签核解决方案:一套完整的时序分析工具,利用大规模并行处理和物理感知时序优化,避免签核时序收敛。
 
Conformal® 等价性检查器:业内受到最广泛支持的独立正式验证方案,无需测试矢量,实现数百万闸级设计的验证及调试纠错。
 
Quantus™ 准谐振变换提取解决方案:新一代寄生参数提取工具,已在实际开发设计中得到验证,运行速度较单角点或多角点提取方案更快;对比 Foundry Golden,精度也为业内最佳
 
“作为业界领先的图形技术,PowerVR GPU已被用于全球最知名产品的开发及设计,”Imagination市场执行副总裁Tony King-Smith表示。“我们的客户非常注重高扩展度GPU为芯片生产及设计带来的速度提升与面积缩小。与Cadence合作,我们携手打造基于其数字与签核工具的参考流程,助力获得许可的客户以更快的速度生产出面积更小、更高速的芯片。”
 
“可以预见,Imagination PowerVR GPU采纳全新Cadence数字与签核参考流程后,我们的共有客户将设计出PPA性能更佳的产品,”Cadence高级副总裁兼数字与签核部门总经理Anirudh Devgan博士表示。“通过聚焦现有环境下设计师的复杂需求,我们成功打造出针对PowerVR的优化流程,性能更佳,且能帮助使用PowerVR GPU的客户用更短的时间设计出更可靠、更具创新力的产品,并进一步缩短上市时间。”

关键字:Cadence  图形处理

编辑:杜红卫 引用地址:http://www.eeworld.com.cn/FPGA/article_201602023639.html
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