首创集成硬核浮点DSP Altera取得FPGA新突破

2014-05-14 18:23:17来源: EEWORLD

    近日,Atera发布了其在FPGA浮点DSP性能方面取得的突破。据Altera公司首席DSP产品规划经理Michael Parker介绍,Altera公司在FPGA中集成了硬核浮点DSP模块,能够自然支持IEEE 754单精度浮点,属业界首创。产品适用于密集型应用的计算,比如军用雷达、搜索引擎、安防以及科学和医疗成像等。“这一硬核浮点的DSP,能够让Altera公司带来性能最优的DSP和性能最好的FPGA。除了性能上面的提升之外,对我们的客户来说,可以加快他们产品上市的时间。”Michael Parker说道。

    据悉,这一硬核浮点DSP模块集成在了所有Altera的20nm 的Arria 10系列以及14nm的Stratix 10 系列的FPGA和SoC当中。在20 nm系列中,Arria 10 FPGA性能从140 GigaFLOPS (GFLOPS)提升至1.5 TeraFLOPS (TFLOPS)。Altera的14 nm Stratix 10 FPGA系列将使用相同的体系结构,性能扩展到10 TFLOPS,这是单个器件有史以来最高的性能指标。

    创新的DSP模块的独特性在于在精度可调DSP模块现有模式(标准精度定点模式和高精度定点模式)中增加了新浮点模式,对定点模式并没有影响(性能、大小和功耗)。“因为客户需求不同,它可能有的DSP是定点运行,有的是浮点运行,我们都可以支持。虽然增加了浮点运算功能,但它不会带来功耗的增加,不会损害DSP模块当中其他的要素。在硅片上增加了浮点运算的功能,其所占的面积还不足1%。”Michael Parker说。

    以往,对于用户浮点运算功能的需求,通常的做法是用一个定点的DSP模块,加上很多的逻辑器件和路由来实现。渐渐地,这成为了所有FPGA厂商发展的瓶颈。“当我们的FPGA中集成了这种浮点的DSP模块之后,之前的瓶颈就没有了。而且,运算频率更高,可以达到400到450兆赫。”Michael Parker自豪地介绍到。

    对于定点的DSP模块加上逻辑单元这种做法,在运行DSP功能的时候很可能会导致占用片上的可编程逻辑,造成逻辑单元不够用的情况。而硬核浮点DSP模块的好处在于,不再需要逻辑器件了,DSP模块当中的所有运算功能都可以使用,即使是100%的使用了DSP模块,浮点也支持定点设计中相似的时钟速率。此外,因为浮点运算DSP模块把这些逻辑器件释放了以后,可以把这些逻辑器件用于其他的功能。

    自然支持浮点功能可以显著提高工程师开发产品的工作效率,加快产品的上市时间。在使用Arria 10和Stratix 10进行浮点设计时,通过FPGA中硬核浮点模块就可以实现,不需要验证是否正确,也没有时序收敛的问题,节省了大量的时间。Michael Parker说:“我们也是在和客户沟通和交流的过程当中发现,客户告诉我们,他们在使用了硬核浮点的产品之后,开发时间可以节省半年到一年的时间。”

    此外,集成了硬核浮点DSP的FPGA也给源效率方面带来了提升,所有的DSP模块都可以使用,可以释放数千个逻辑器件。而且如果想在设计中增加更多的额外功能和特征的话,也可以通过释放出来的逻辑器件来实现。因为节省了很多逻辑器件,其功耗也会有所降低。
   
   
   
   
   

 

关键字:浮点DSP  FPGA

编辑:冯超 引用地址:http://www.eeworld.com.cn/FPGA/2014/0514/article_3467.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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