Xilinx推出ASIC级架构的20nm All Programmable UltraScale产品系列

2013-12-11 11:01:48来源: EEWORLD 关键字:20mm  ASIC级

    2013年12月10日,中国北京讯  -  All Programmable FPGA、SoC和3D IC的全球领先企业赛灵思公司 (Xilinx, Inc. (NASDAQ:XLNX) )今天宣布推出其20nm All Programmable UltraScale™产品系列,并提供相关产品技术文档和Vivado®设计套件支持。继2013年11月初发货业界首款20nm芯片后,赛灵思继续积极推动其UltraScale器件的发货进程。这些器件采用业界唯一的ASIC级可编程架构以及Vivado ASIC增强型设计套件和UltraFast™设计方法,可提供媲美ASIC级的性能优势。
   
   
   
    全新赛灵思 UltraScale 产品系列采用UltraScale架构以及台积公司 (TSMC)超高门密度的 20SoC 工艺技术,进一步壮大了市场领先的Kintex®、Virtex® FPGA和3D IC产品系列阵营。UltraScale器件相对目前可用的解决方案而言,系统性能和集成度提高了1.5至2倍,功耗锐降达50%以上。这些器件可提供新一代布线方案、类似于ASIC的时钟功能以及逻辑与架构增强功能,这不仅消除了互联瓶颈问题,同时还在不牺牲性能的情况下确保实现超过90%的稳定器件利用率

    赛灵思公司总裁兼CEO Moshe Gavrielov表示:“赛灵思不断引领技术创新,并率先推出突破性创新产品以帮助设计者实现最快的产品上市速度。结合我们的UltraScale ASIC级架构、Vivado ASIC增强型设计套件和UltraFast方法,UltraScale器件可为客户带来媲美ASIC级的功能。上述芯片与设计方案的强强组合为帮助客户实现明显的系统差异化提供了一条捷径,并成为ASIC和ASSP的绝佳替代技术。

    台积公司总经理暨共同执行长刘德音博士表示:“台积公司与赛灵思的合作推进了许多新技术与设计方法的开发与建置。随着赛灵思推出首款20nm UltraScale架构产品,更让我们两家公司共同展现了如何运用芯片制程能力和组件架构间的综效为产品创造最大的效能和最高的系统价值。

    台积公司(TSMC) 总经理兼共同执行长刘德音 (Mark Liu) 博士表示:“我们与赛灵思合作开发和部署了许多新技术及新方法。随着赛灵思首款20nm UltraScale架构产品的推出,赛灵思和台积公司共同展示了如何运用芯片工艺与器件架构之间的协同作用发挥出产品的最大性能,实现最高系统价值。”
    
Kintex UltraScale系列

    最新Kintex® UltraScale™ FPGA具有多达116万个逻辑单元、5,520个优化的DSP Slice、76Mb BRAM、16.3Gbps背板收发器、PCIe® Gen3硬模块、100Gb/s集成以太网MAC与150Gb/s Interlaken IP核,以及DDR4存储器接口。最初作为赛灵思28nm 7系列成员推出的Kintex器件现已成为中端产品中功耗最低和性价比最高的标杆产品。Kintex UltraScale器件旨在继续保持赛灵思在这一中端产品市场的领先地位,满足日益扩大的核心应用领域的各种需求,例如:
    8K/4K超高清视觉显示器和设备
    256通道超声
    带智能波束成形功能的8X8混合模式LTE和WCDMA无线电
    100G流量管理/NIC
    DOCSIS 3.1 CMTS设备
    Virtex UltraScale系列

    最新Virtex® UltraScale™可在单芯片中实现前所未有的高性能、系统集成度和带宽,为业界设定了新的标杆。作为该系列中的最大器件,Virtex UltraScale具有440万个逻辑单元、1,456个用户I/O、48个16.3Gb/s背板收发器以及89Mb BRAM,其容量已达到赛灵思业界最大容量Virtex-7 2000T器件的两倍以上,再次打破行业记录。此外,该产品还能提供惊人的5000万个ASIC等效门。Virtex UltraScale器件除包括集成式PCIe Gen3、100Gb/s以太网MAC和150Gb/s Interlaken IP核,以及DDR4存储器接口外,还内置有28Gb/s背板收发器和33Gb/s芯片至光纤收发器,以便利用全线速率下的智能处理功能实现数百Gb/s级系统性能。

    由于具有超高的系统性能和容量,因此Virtex UltraScale系列已成为多种最具挑战性应用的理想选择,诸如:
    单芯片400G MuxSAR
    400G转发器
    400G MAC-to-Interlaken桥接器
    仿真与原型设计

    赛灵思的整个UltraScale™系列均采用相同性能的逻辑架构和关键架构模块,打造出了最佳可扩展的架构。此外,由于系列产品间具有引脚兼容,因此Kintex UltraScale FPGA可向Virtex UltraScale平滑移植。如需了解赛灵思联盟计划成员如何评价该新型UltraScale产品,敬请参阅以下客户证言。

    客户证言

    “Aliathon是赛灵思联盟成员,提供最前沿的OTN IP解决方案,并利用赛灵思7系列FPGA中的4个27.95G光学收发器演示了100G OTL4.4技术。UltraScale™的架构和特性集使我们能够满足新一代分组光学要求。我们积极地将我们的IP产品组合导入到赛灵思UltraScale中,以便为我们的共同客户提供集成解决方案。”
Alan McDade,Aliathon公司商务总监 

    “Alpha Data非常愿意采用现成的基于赛灵思最新 UltraScale™器件的解决方案。我们的新一代坚固的嵌入式和数据中心开发板将具备前所未有的高吞吐速度和高性能。固化的PCIe® Gen3和100G EMAC模块等UltraScale增强功能,可打造出最先进的解决方案,且不会降低能效。"
Adam Smith,Alpha Data公司CEO

    “ADI的高速数据转换器结合赛灵思的UltraScale™ FPGA平台为客户打造出了一款极富吸引力的解决方案,可显著简化信号处理解决方案的应用。ADI为UltraScale提供完整的参考设计,包括硬件、软件、HDL、原理图、驱动程序,以及高速数据采集、马达控制、SDR、JESD204B和高速转换器等领域的示例应用。"
Emre Onder,Analog Devices公司市场营销副总裁

    作为赛灵思高级设计服务联盟成员,Fidus不断奋战在技术前沿,帮助OEM客户加速新产品开发进程。赛灵思的UltraScale™架构以及Vivado®的生产力给我们留下了极其深刻的印象,同时也给我们的我们的客户带来了巨大的商机,有助于他们利用这种技术针对有线通信、航空航天与国防、测试测量以及广播视频等主要市场推出独特的先进系统。作为赛灵思UltraScale早期试用计划的参与者,Fidus将在赛灵思UltraScale平台上市时同步推出一款JESD204B原型设计方案。”
John Bobyn,Fidus Systems公司工程设计副总裁

    “Helion长期以来一直是赛灵思联盟计划成员,为赛灵思全球客户提供高度优化的密码技术和无损压缩IP。我们对赛灵思的UltraScale™架构印象非常深刻。特别是最新架构的性使我们原本已经优化的解决方案能够以更高的数据速率运行且占用更少的FPGA资源。Helion致力于在2014年初广泛推出基于赛灵思UltraScale架构的IP核。”
Graeme Durant,Helion Technology公司CEO

    “多亏了UltraScale™的性能提升,intoPIX得以推出极小型的UHDTV 4K/8K JPEG2000 IP核。UltraScale的低功耗架构结合最新的intoPIX TICO超轻型视觉无损压缩技术还能实现支持IP高质量视频高效传输的完美解决方案。”
Gael Rouvroy,intoPIX公司CTO

    “作为赛灵思高级IP联盟成员,Northwest Logic与赛灵思紧密合作,为赛灵思全球OEM客户开发连接解决方案。最新的时钟架构特别令人印象深刻,同时我们非常看重的一点是,可以轻松地将我们的IP从Kintex® UltraScale™迁移到采用同样高性能架构的Virtex® UltraScale中。Northwest Logic已经开始推出基于赛灵思UltraScale架构的DMA内核及其他IP核,并可采用Vivado IP Integrator流程集成;同时,我们期待与赛灵思继续协同合作。”
Brian Daellenbach,Northwest Logic公司总裁

    “东京电子器件有限公司(TED)坚信赛灵思的UltraScale™ FPGA是高性能应用的完美解决方案,例如8K4K视频,此类应用需要增强型逻辑块、高性能架构、100G EMAC、DDR4内存支持以及这款新型20nm平台的其他高级特性。作为赛灵思高级联盟成员的TED将推出包含DisplayPort1.2、6/12G-SDI等FMC接口卡和VxOne的UltraScale FPGA开发平台,用以帮助我们共同的客户提高设计生产力。”
Yasuo Hatsumi,东京电子器件有限公司副总裁兼EC产品部总经理

 

 

 

 

 

关键字:20mm  ASIC级

编辑:冯超 引用地址:http://www.eeworld.com.cn/FPGA/2013/1211/article_3412.html
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