基于FPGA的通信系统同步提取的实现

2013-03-28 23:52:24来源: 21ic
    在可靠的通信系统中,要保证接收端能正确解调出信息,必须要有一个同步系统,以实现发送端和接收端的同步,因此同步提取在通信系统中是至关重要的。一个简单的接收系统框图如图1所示。

 

 

本文介绍一种基于现场可编程门阵列(FPGA)的同步方案。FPGA是与传统PLD不同的一类可编程ASIC,它是将门阵列的通用结构与PLD的现场可编程特性结合于一体的新型器件,最早由美国Xilinx公司于1985年推出。FPGA具有集成度高、通用性好、设计灵活、开发周期短、编程方便、产品上市快捷等特点,它的门数可达100万门以上。近年来,FPGA在系统的硬件设计方面得到了广泛的应用。

1 同步序列码

本文介绍的帧同步提取是在每一帧的前面加扩频码,该扩频码必须具有良好的自相关性和互相关特性。表1是m序列码和Gold系列码的性能比较,从表中可以看出,m序列码的自相关性和互相关特性要比Gold系列码好得多,m序列码作为同步头具有较强的抗干扰能力和较低的截获概率,而且长的m序列更容易在一定的强噪声中被提取,这样就能够充分保证数据的正常通信。因此相对于Gold系列码来说,m序列码更适合于作为同步头。本文的同步序列码指的是M序列码,M序列码是由m序列码得到的,即在相应的m序列码后补零,用以实现PN码的相等匹配,因为对应m序列码来说,1的个数总是比0的个数多一个。 利用相关法,在同步头没有来临之时,其相关峰比较低;如果数据中的同步头和本地同步头完全对齐,那么就能够出现大的相关峰值,但这个峰值可能不会达到理论值,这是因为在数据传输中,数据流包括同步头都要受到噪声的干扰。因此,同步提取还要看同步是在一个什么样的噪声环境中才能良好工作。本文介绍的是长度为128的M序列码作为同步头的同步提取方法。之所以取长度为128的PN码作为同步信息,一方面是考虑到同步提取的复杂性要求同步信息不能太长,另一方面是要满足相关峰值尽可能的大,长度为128的PN码可以提供21dB的处理增益,这使得在一定的噪声背景下仍然可以提取到相关峰值。 图2是在信噪比为0dB下的相关情况。可以看出在0dB下长度为128的M序列码作为同步头的相关特性是良好的。图3是在信噪比为-7dB的情况下做的仿真。可以发现,由噪声所产生的相关峰增高,有超过最高相关峰的趋势。经过实验,信噪比继续降低时,真正的相关峰就会被噪声所产生的相关峰淹没,这样就不能提取出相关峰。因此,同步提取要考虑噪声的影响。

 

 

2 同步提取原理

本文介绍的帧同步提取是在每一帧的前面加上长度为128位的PN码作为帧头数据(如图4所示),然后根据这些帧头数据的相关性提取相关峰值,帧头数据必须具有良好的自相关性和互相关性,当和本地码完全相同时其相关峰最大。

假设PN码为p(n),经A/D采样后第n个采样点的数据是data(n),噪声是N(n),那么data(n)和PN码之间的循环互相关函数为:

Rdp(k)=data(n)·p(k+n)  (1)

式中,L是PN码的长度。当data(n)正好与PN码对齐,即data(n)=p(n)+N(n)时,有:

Rdp(k)=Σ[p(n)+N(n)]·p(k+n)

=ΣN(n)·p(k+n)+Σp(n)·p(k+n) (2)

由于N(n)与PN是互不相关的,因此(2)式的前半部分相关值很小;而对于(2)式的后半部分,当其与本地的PN码完全对应,即p(n)=p(k+n)时,Rdp(k)将得到最大相关值。对于L=128的PN码,将会有一个21dB增益的相关峰,因此可以提取到明显的相关峰。

由以上分析可以看出,在同步相关提取的实现当中要用到反向器和乘法器,电路复杂,用FPGA设计必然会占很大的资源。经过研究分析并参考其它文献资料,这里采用补码配对相减匹配滤波法,仅利用减法器和加法器即可,不仅使电路设计简单,而且使电路得到极大的优化。在同步信息的复接部分用的帧头信息是一个128位的M序列码,而在同步提取部分用的则是该序列码的镜像码。

假设帧同步复接部分的同步头M序列码是:

1000010110/0010111010/1101100000/1100110101/0011100111/1011010000/1010101111/1010010100/0110111000/1111111000/0111011110/0101100100/10000000

而同步头M序列码的镜像码则为:

00000001/0010011010/0111101110/0001111111/0001110110/0010100101/1111010101/0000101101/1110011100/1010110011/0000011011/0101110100/0110100001

对镜像之后的本地码先进行编号,按照顺序依次从1编到128。第一位数字0编为1,第二位数字0编为2,第三位数字编为3......。在镜像本地码中,第一个出现数字1的位置编号为8,第二个出现数字1的位置编号为11......。依次做以下配对:

其中的映射关系是:a→10,b→20,c→30,d→40,e→50,f→60,g→70,h→80,i→90,j→100,k→110,l→120

在同步头中,既可以用符号1表示电平系数+1,用符号0表示电平系数-1,也可以用符号1表示电平系数-1,用符号0表示电平系数+1。本文采用符号0表示电平系数+1,用符号1表示电平系数-1。

[1] [2]

关键字:通信系统  同步

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2013/0328/article_3324.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。
论坛活动 E手掌握
微信扫一扫加关注
论坛活动 E手掌握
芯片资讯 锐利解读
微信扫一扫加关注
芯片资讯 锐利解读
推荐阅读
全部
通信系统
同步

小广播

独家专题更多

迎接创新的黄金时代 无创想,不奇迹
迎接创新的黄金时代 无创想,不奇迹
​TE工程师帮助将不可能变成可能,通过技术突破,使世界更加清洁、安全和美好。
TTI携TE传感器样片与你相见,一起传感未来
TTI携TE传感器样片与你相见,一起传感未来
TTI携TE传感器样片与你相见,一起传感未来
富士通铁电随机存储器FRAM主题展馆
富士通铁电随机存储器FRAM主题展馆
馆内包含了 纵览FRAM、独立FRAM存储器专区、FRAM内置LSI专区三大部分内容。 

夏宇闻老师专栏

你问我答FPGA设计

北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2016 EEWORLD.com.cn, Inc. All rights reserved