FPGA的时代到了!

2012-10-24 13:06:11来源: CTimes零组件
    从28纳米到3D堆叠,FPGA身价突然翻涨,不再是过去那个扮演配角的被支配角色,反而由于其功能大跃进、重要性大增,目前在许多应用中,已经逐渐成为支配系统运作的主角。而现阶段FPGA的三大发展方向:28纳米、3D堆叠,以及SoC系统化,也成为FPGA制霸市场的决胜关键。

FPGA从配角变主角

FPGA市场对于28纳米的争霸,已经从几年前的蓝图布局,到产品试制,到目前已正式量产,也宣告FPGA真正走入了28纳米制程的新阶段。主要厂商包括Altera、Xilinx、Lattice等,纷纷端出28纳米FPGA大餐喂饱市场那张饥渴的大嘴。28纳米与FPGA划上等号,只要拥有28纳米产品,就象征了该厂家所拥有的技术实力与研发创新,而端不出这道菜,似乎在市场竞争中,就少了能抓住客户胃口,以及能与对手抗衡的利器。

先来看看28纳米制程的FPGA到底好在哪里里,重要性又是什么。FPGA走入28纳米制程之后,不仅功能与整合度能超越传统FPGA,最重要的是,产品性价比也进一步逼近ASSP与ASIC。这意义在于,过去FPGA在系统中的定位,主要是协助ASIC、ASSP等核心处理器来处理数据、提供I/O扩充等功能,其定位是『配角』;但走入28纳米制程之后,FPGA可突破以往功耗过高的问题,成为高性能、低功耗以及小尺寸的代名词。

再加上FPGA业者不断提升IP及开发工具的支持能力,使FPGA在系统中的角色越来越重要,近年来更直接从配角,升等为『主角』,例如近来时常听到的SoC FPGA就是一个例子,FPGA就是完整系统,这也让FPGA将取代ASIC与ASSP成为一个热门话题,并持续在市场上发酵。

事实上,由于电路结构较为单纯,FPGA一直都是率先采用先进制程的半导体元件,这也就是FPGA一直能有制程技术突破的主因。而采用更新的制程技术,也让FPGA的功能不断强化。回顾FPGA从1990年代取代胶合逻辑(Glue Logic)元件、2000年代试图取代ASIC、DSP等元件,到现在2010年代,正式跨入28纳米世代,其高度整合性让FPGA一举跨越既有的微处理器市场,将触角伸入到高效能运算、储存、汽车工业控制等更广泛的应用领域。

28纳米让FPGA如虎添翼

依据市调公司的研究数据来看,ASIC的确受到FPGA的沈重压力。Gartner分析,受全球金融风暴影响,2009年起FPGA取代ASIC的趋势更为明显,两者采用比重已经达到30:1。由于成本因素,许多公司纷纷延后甚至取消ASIC的设计案。

由于FPGA提供了成本优势,加上不断在制程与功能上精进,让开发者更乐于采用FPGA。传统的FPGA优势不外乎可编程、快速上市与低开发成本,这对于没有高量产需求且产品规格特殊的应用市场相当受欢迎,让业者免去开发ASIC的高成本,同时提供ASSP所缺少的差异化。这让包括军事、工业和网通等产业,成为FPGA的主力市场。

但过去FPGA因耗电与成本过高,难以打入功耗敏感与成本敏感两大敏感市场,无法大量生产。但随着制程不断升级,加上业者推出低价化和超低功耗产品后,让FPGA摆脱瓶颈,直闯高量产市场。

只不过,这意味着ASIC被宣判死刑,而FPGA从此可以躺着赚吗?倒也未必。尽管FPGA在功耗方面有所进步,但比起ASIC仍嫌不足,特别是在动态与静态电源管理、及漏电等问题。此外,在高量产市场,短期内FPGA仍难敌ASIC既有的成本优势。

专家就曾表示,ASIC的开发成本并不如外界所想的高,加上晶圆技术不断进步,目前芯片设计成本已越来越低。且系统的开发,也不单只是成本考量,性能优化、使用体验与商业模式等,也都是关键。ASIC虽后有FPGA追赶,但成长动能并没有消失。

因此,从28纳米开始的FPGA趋势,应该说,28纳米FPGA把晶体管密度增加,更提升了电耗控制与设计弹性,此对ASIC和ASSP的威胁将更大,然而说会从此取代ASIC仍言之过早,毕竟28纳米FPGA是否真能对市场产生决定性影响,还有待时间观察。而这段时间,ASIC也将持续精进。因此这场战争并非结束,其实反倒可以期待一场新局面的开始。

3D堆叠打造异质系统

3D IC技术在市场上酝酿已久,却迟迟停留在只闻楼梯响,不见人下来的阶段。然而,3D堆叠架构对于芯片间的异质性整合,其实扮演着十分重要的角色,特别是极力打造SoC芯片的半导体设计商们。而3D堆叠的芯片整合方式,将在FPGA上率先实现。

目前FPGA大厂Xilinx在其高阶元件上,已经开始采用3D堆叠架构,这也是全球首款异质的3D FPGA芯片,主要技术基础是透过SSI(堆叠芯片互联),将 FPGA与收发器进行整合,这同时也是一种创新。Xilinx未来更多的FPGA产品,包括最新的ZYNQ平台,都会采用3D堆叠的方式来设计。

Xilinx指出,尽管一般人认为3D堆叠的方式会增加封装方面的成本,然而就良率的角度来看,同样面积的芯片上,有相同数量的逻辑闸,若采用单一块芯片,对比切割成更小的区块,透过立体堆叠方式制作的3D芯片,则采用3D堆叠的方式,将会有更高的良率。

主要的原因在于,芯片上逻辑闸的数量越多,芯片的良率相对将会较难提高。以同样面积的芯片来看,若将芯片切割成更小单位芯片,每单位的逻辑闸数目相对减少,更可以提高每个单位芯片的良率。将这些良率更高的芯片,透过3D堆叠的方式整合在一起,堆叠后逻辑闸的数量是一样的,也就是运算效能相同。而由于每单位芯片逻辑闸数目更少,生产过程良率高,无形中成本将会更为降低。

此外,Altera亚太区工业市场开发经理江允贵也认为,采用3D堆叠,还有更多好处。透过平面的线路传输讯号,会花费更久的时间。如果采用垂直方式来传递讯号,速度将会更快。3D堆叠主要是让单位芯片面积更小化,再采用堆叠方式来提高逻辑闸密度。透过垂直的金属互联层传递讯号,等于面对面这样的迅速,这对于FPGA的处理效能将会大大的提升。3D堆叠将非常适合低密度、多IO、小包装的FPGA系统设计。

3D堆叠,无疑将成为FPGA未来征服市场的一大利器。特别是未来FPGA将朝向SoC方向发展,透过3D立体堆叠,让FPGA的整合之路将更为顺遂。

关键字:FPGA  时代

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2012/1024/article_3216.html
本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。
论坛活动 E手掌握
微信扫一扫加关注
论坛活动 E手掌握
芯片资讯 锐利解读
微信扫一扫加关注
芯片资讯 锐利解读
推荐阅读
全部
FPGA
时代

小广播

独家专题更多

迎接创新的黄金时代 无创想,不奇迹
迎接创新的黄金时代 无创想,不奇迹
​TE工程师帮助将不可能变成可能,通过技术突破,使世界更加清洁、安全和美好。
TTI携TE传感器样片与你相见,一起传感未来
TTI携TE传感器样片与你相见,一起传感未来
TTI携TE传感器样片与你相见,一起传感未来
富士通铁电随机存储器FRAM主题展馆
富士通铁电随机存储器FRAM主题展馆
馆内包含了 纵览FRAM、独立FRAM存储器专区、FRAM内置LSI专区三大部分内容。 

夏宇闻老师专栏

你问我答FPGA设计

北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2016 EEWORLD.com.cn, Inc. All rights reserved