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基于FPGA技术的RS 232接口时序电路设计

2012-08-13 00:13:36来源: 电子设计工程 关键字:FPGA  RS  232
   

    当系统发出发送启动信号时,字符时序电路以每个字符104.167μs的速率在预发射数据的逻辑电平控制之下输出时序信号,同时在时序中插入停止位和起始位字符信号。
    在完成上述发送时序的过程中,时序计数控制电路会检测发送时序的工作状态,当检测每次时序的停止位完成输出后,时序计数控制电路会发出时序关闭反馈信号,使电路回复到预发射的初始工作状态,并等待处理器再次触发时序电路和对数据参数的重置。

2 接收逻辑电路的设计
2.1 接收时序设计
    接收时序电路原理框图如图2所示。

关键字:FPGA  RS  232

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2012/0813/article_3099.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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