基于CPLD的双口模块设计

2012-08-04 12:48:16来源: 现代电子技术
   

工业控制领域和国防建设领域。但随着电子计算机技术的飞速发展,电子器件自身工艺、信号完整性等各方面不断提高,早期设计的Multibus总线模块通过逻辑门电路和触发器来实现内部逻辑的方法显然已经不能满足要求。随着EDA技术的广泛应用,CPLD技术己成为现代数字系统设计的主要手段,CPLD的时钟延迟可达到ns级,结合其并行工作方式,在超高速、实时测控方面有非常广阔的应用前景。并且CPLD具有高集成度、高可靠性,几乎可将整个设计系统下载于同一芯片中,实现所谓片上系统,从而大大缩小其体积。CPLD目前正朝着更高速、更高集成度、更强功能和更灵活的方向发展。采用CPLD来实现Multibus系统模块的设计,不但节省电路开发费用,而且能提高设计效率,同时还能有效实现电路的数字化与微型化。

1 双口存储器的概念
    双口,既可以通过Multibus总线访问的存储器,又可以通过局部总线访问的存储器。双口RAM为硬件双口芯片,有两组独立的数据线、地址线和控制线。一组总线与主模块的局部数据、地址总线相连,另一组总线与Multibus数据、地址总线相连。主模块可以像读写局部RAM一样访问双口RAM,多总线上其他主设备也可通过该主模块的总线接口对双口RAM进行读写。两条数据总线也可以同时对某一存储单元进行访问。双口模块功能框图如图1所示。

关键字:Multibus总线  复杂可编程逻辑器件  双口RAM

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2012/0804/article_3090.html
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