基于FPGA实现固定倍率的图像缩放

2012-07-05 00:12:49来源: 现代电子技术
   

摘要:基于FPGA硬件实现固定倍率的图像缩放,将2维卷积运算分解成2次1维卷积运算,对输入原始图像像素先进行行方向的卷积,再进行列方向的卷积,从而得到输出图像像素。把图像缩放过程设计为一个单元体的循环过程,在单元体内部,事先计算出卷积系数。降低了FPGA设计的复杂性,提高了图像缩放算法的运算速度,增强了系统的实时性,已经应用于某款航空电子产品中,应用效果良好。
关键词:FPGA;图像缩放;卷积运算;单元体

    航空电子图像处理系统为操作者提供各种图像及字符信息,随着传感器、显示器的性能指标不断提升,图像处理系统的设计面临越来越大的挑战,其中图像缩放的功能是图像处理系统的关键技术要求。图像缩放功能有两种实现方案:1)软件实现,其优点是算法选择灵活多样,生成的画面质量较高,缺点是运算时间长。2)硬件实现,其优点是分辨率高,实时性强,缺点是不易实现功能强大的优秀算法。
    近年来,FPGA技术发展迅速,片内集成了PLL、硬件乘法器、存储器,具有了实现优秀算法的充足资源。许多航空电子嵌入式图像处理系统是由固定的视频源和显示设备组成,系统中图像缩放的倍率是固定的。文中针对此展开重点研究,基于FPGA硬件,实现固定倍率的图像缩放。

1 图像缩放的算法
    数字图像的缩放是一个处理2维离散信号的过程。输出图像中任一个像素F(x,y),均可以在输入图像f(x,y)的像素矩阵中找到其对应的位置,如图1所示。

b.JPG

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关键字:FPGA  固定倍率  图像缩放

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2012/0705/article_3040.html
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