一种基于FPGA的慢门限恒虚警处理电路设计

2012-07-02 13:21:34来源: 21ic
   

摘要 雷达信号的检测多是在干扰背景下进行,如何从干扰中提取目标信号,不仅要求有一定的信噪比,而且必需有恒虚警处理设备。恒虚警处理是雷达信号处理的重要组成部分,慢门限恒虚警处理主要是针对接收机热噪声,文中介绍一种基于FPGA嵌入式设计的慢门限恒虚警处理电路,给出了仿真模型及仿真结果,并已将其用于某检测器中,取得了良好的经济效益。
关键词 慢门限;恒虚警处理;FPGA

    慢门限恒虚警处理是一种对接收机内部噪声电平进行恒虚警处理的电路,内部噪声随着温度、电源等因素的改变而改变,这种变化是缓慢的,所以针对内部噪声的处理称为慢门限恒虚警处理。通过对雷达信号的慢门限处理降低了虚警概率,为后处理提供了必要条件。
    利用大规模可编程电路来实现慢门限恒虚警处理,具有方便、可靠的特点,可以方便地修改和仿真。雷达工作期,接收机输出除噪声外还有信号和地物杂波等,所以对噪声的采样应在休止期进行。接收机检测器后噪声电压的概率密度函数服从瑞利分布
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    由式(2)可得出,P(y)与σ无关,如果能将变量x归一化为变量y,则噪声强度σ变化时将保持输出恒虚警;恒虚警处理装置就是设法检测出噪声x的均方差σ值,再算出值;这个过程称为归一化,归一化的结果就达到了恒虚警的目的。
    用数字电路实现除法运算比较复杂,故采用取对数的方法,将除法运算转化为减法运算,简化了电路实现
    b.JPG

1 工作原理
    在休止期对噪声值lgx采样,得到lgσ。取雷达工作期的lgx减去lgσ,算出lgy式(3),完成了归一化处理。设计中慢门限恒虚警处理电路是采用开环式噪声电平恒定电路,省略了反对数电路,增加了部分检测电路,原理如图1所示。

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2 FPGA设计
    在休止期选8位I/Q信号幅度值进行累加,并对累加值进行锁存,当累加128个单元后,取出平均值并锁存作为第一门限值。在工作期选取8位I/Q信号幅度值一方面与噪声平均值比较,另一方面减去噪声平均值再与人工门限比较,如果两次比较都为大于,则输出1 bit过门限信号。人工门限值的选定要根据虚警率确定,如果虚警点多则调高门限值,反之降低门限,保持一定的虚警点数。
    电路总框图如图2所示,包括3个子模块分别为时序产生模块、求噪声平均值模块、减法运算及比较模块,虚框表示FPGA芯片外围电路。

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    设计遵从了流水线和模块化设计原则,把总模块划分为几个功能独立又相互联系的子模块;上一个模块的输出即为下一个模块的输入,由最后一个模块完成最终结果的输出。
    各子模块电路设计完成后,建立相应电路符号,在原理图输入方式下,将各单元电路符号按原理框图逻辑关系连接,通过保存、编译,再进行项目处理包括器件选择、引脚定义,确认正确无误后便完成了FPCA内部电路的设计,将设计项目下载至芯片,嵌入板级电路与其它器件配合使用,完成电路功能。

[1] [2]

关键字:FPGA  慢门限恒虚警处理

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2012/0702/article_3017.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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