Vivado IP集成器设计演示

2012-04-26 12:05:37来源: EEWORLD

Vivado IP集成器

Vivado起航

大家好,欢迎Vivado的一个快速演示,它是Xilinx新的设计套件,应用到7系列和以上的系列器件。

   

以下是中文释义:

开始

当你打开Vivado IDE集成设计环境的时候,你首先看到的是开始页,在右边是文档,方法指导手册和指引。
左边是向导,他指导你创建新的工程,包括如何从ISE 和Planahead工具迁移到Vivado。

快速集成设计环境概要

创建一个新的工程后,Vivado IDE集成设计环境包含工程总结标签就打开了,这个标签给你有关你的工程信息,比如现在的状态,编译流程,设置,错误和警告信息。

这个顶层菜单和工具条给你访问到通用的功能。

你工程的设计源被列在源视图里。

左边的这个部分叫做流程导航器。这是你控制和分析Vivado能力的地方,在后面的演示里,我们会一步一步来讨论。在Vivado集成设计环境里,你能管理源文件,实现流程和所有的设计分析。

在Vivado里,有一个新的功能是IP装配,也叫做IP集成。这个演示的剩下部分会显示如何快速和容易地使用IP集成来创建一个复杂的子系统。

创造IP集成器设计演示

IP 集成器是一个图形化设计工具,它在复杂的IP block(模块)之间做接口级的连接。然而,因为IP集成器紧紧地连接到了Vivado IDE,设计者能在图形化环境和Tcl互动之间切换。

我们开始运行一个简单的MicroBlaze软处理器系统脚本。

当这个脚本在运行的时候,你能看见独立的IP 模块放置在模块框图里,还有在这些模块之间的接口级网线连接。

我要加一些模块到这个设计里,开始,打开这个MicoBlaze配置对话框,同时使能调试接口和AXI4数据接口。 通过右击这个图,IP就能被加到这个设计里,你也能使用查找对话框快速地来找到这些接口。这个IP可以来自第三方,也可以是你自己的。一个调试模块被加上了,也连接到了处理器。注意开始很深的绿色线标记表明可能的连接,很深的蓝色线表示这是个接口级的连接。这个连接由多个相关的信号组成。在IP打包进程中,这是通过IP-XACT自动地创建。

现在,一个AXI GPIO外设会被连接到处理器,来自这个GPIO的输出信号会作为外部的信号。

为了演示接口级连接的强大功能,我会在MicroBlaze处理器展开这个AXI接口。所有要求的AXI4信号需要用单一连接连接到GPIO的外设。当这些接口级的连接创建时,互联的DRC(设计规则检查)也被实时地运行。

IP集成器支持任意的层次级。组成存储系统的5个IP模块现在会移动成自己的层次。这个白色盒子显示了你的层次。IP整合器支持任意的设计层次级。

IP集成器在互联的IP模块之间支持全部的参数传播,确保结构化设计的正确性。一旦一个设计完成,Verilog或VHDL从这个框图中就被产生。这整个IP框图,或者任意的层次级能被快速地封装并添加到Vivado的IP 目录中。使系统级的IP模块可以被重用。

关键字:赛灵思  Vivado

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/2012/0426/article_2929.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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