基于FPGA的宽带数字信道化接收机的设计

2011-12-27 13:55:42来源: 互联网 关键字:FPGA
    现代电磁信号环境越来越复杂密集,要求电子接收机必须具有很宽的处理带宽、高灵敏度、大动态范围、多信号并行处理和大量信息实时处理的能力。而数字信道化接收机不仅可以较好地满足上述要求,还可实现监视信道内信号的全概率截获。

  数字信道化过程是宽带数字接收机的核心,目前广泛采用基于多相滤波的数字信道化结构。这种结构先用高速的模数转换器(A/D)进行数据采样,得到的高速数据流经抽取降低数据速率后进入多相滤波器组,该滤波器组是由一个原型滤波器调制到多个支路。现场可编程门阵列FPGA)中丰富的乘法器、锁存器及数字信号处理算法IP核等资源,可以非常灵活地实现宽带数字信道化接收处理算法。本文采用基于多相滤波器的结构实现了一种高效高速的宽带数字信道化接收机,并在Altera公司的EP3SE110F1152C4上综合实现,输出载频、相位信息。

  1 信道化接收机的基础理论

  1.1 信道划分

  为建立实信号多信道接收机的数学模型,首先,对实信号的数字谱作如下信道划分:


  式(1)中,ωk为第k信道的归一化中心角频率;K为划分信道数。图1给出对应k=8时,实信道的频谱分配情况。需要指出的是由于实信号的频谱是对称的,所以只有4个独立的信道。

实信号的信道划分示意图

图1 实信号的信道划分示意图

  采用上述方法进行信道划分有些频点无法识别,为确保整个覆盖带宽内无盲区,信道的划分选择相邻信道50%交叠,即扩大每个信道的处理带宽,如图2所示。

50%交叠的信道划分示意图

图2 50%交叠的信道划分示意图

  1. 2 多相滤波器组结构

  本文采用高速高效数字信道化结构完成信道化接收,其数学模型如图3所示。

高速高效数字信道化接收机结构图

图3 高速高效数字信道化接收机结构图

  图3中K为系统划分的信道数,M为每个信道的抽取倍数且K=FM。H(n)为原型低通滤波器的单位冲击响应,K个带通滤波器都是通过该原型滤波器调制生成的,即均匀滤波器组的多相滤波分量。

  第k个信道输出为:


  引入多相概念可得:


  将wk=2πk/K带入可得:


  即为图3的结构,该结构的信道化过程是在1/M的信号输入速率下进行的,可以降低整个过程的运算量,使系统的复杂度和数据速率大大降低,实时处理能力得到提高。

  要实现480~960 MHz的16信道划分,所以选取K=16。选择无盲区相邻信道50%交叠的信道化分形式,F应该为2。根据上述原理M=8,信号需进行8倍抽取。

  2 基于FPGA的信道化接收机实现

  2.1 主要芯片介绍

  ADC10D1000是NS最新推出的一款超高速低功耗10位模拟/数字转换器,单通道最高采样频率可达到2.0 GHz,全功率带宽为2.8 GHz。该芯片采用单电源1.9 V供电,总功耗只有2.8 W,比同级的A/D低33%,被NS列为Power Wise系列的高能源效率产品之一。该芯片采用292个球体的BGA封装,令产品更小巧轻盈,而且散热能力更强,即使没有散热器,系统也可在摄氏-40°~85°的工业级温度范围内工作。该芯片的无杂散信号动态范围(SFDR)可高达66 dBc,达到业界最高水平,而且有效位数(ENOB)高达9.1位,为提高宽带数字接收机的动态范围提供了有力的条件。

  ADC10D1000与8位高速A/D相比,在许多性能上有了提高,但输入的最大模拟电压的峰峰值为860 mV,相较于8位高速A/D较低,使得输入信号的功率应在3 dB以下,建议使用时功率在2 dB以下。

  选用的StratixIII系列EP3SE110F1152C4型号的FPGA。该系列的FPGA是世界上结合了最佳性能、最大密度和最低功耗的65-nm器件。具有最低的静态和动态功耗,比上一代器件快了25%。Stratix III FPGA系列有33.8万的逻辑单元(LE)和27万的寄存器、拥有17.2Mb的600MHz内存和896个18x18的乘法器。Stratix III FPCA支持40多个I/O接口标准,支持高速内核以及高速I/O,已实现400 MHz DDR3,并且具有业界最佳的信号完整性。

  2.2 系统硬件设计

  系统的硬件设计框图如图4所示。

系统的硬件设计框图

图4 系统的硬件设计框图

  A/D转换是进行数字化处理的前提,其性能直接影响接收机的整体性能。其性能指标主要有采样速率和分辨率。射频前端输出信号的中心频率为720 MHz,带宽为480 MHz,根据带通采样定理,所需A/D器件的采样速率应为960 MHz。要想得到大动态范围的接收机,所需A/D器件的分辨率应越小越好,即输出数据位数越多越好。综合以上两点选用了ADC10D1000。

  为了给ADC10D1000提供更稳定相噪更好的时钟信号,该时钟信号由外部晶振和锁相环(LMX2312和VCO190-964)产生。VCO190-964的频率范围为951-977 MHz,单端输出。由FPGA控制LMX2312的工作方式及工作频率,设计选用200 kHz为相位监测比较频率,LMX2312通过比较自身时钟信号与VCO反馈信号产生控制电压,锁定VCO的输出频率为960 MHz。

  ADC10D1000输入的时钟信号要求为差分形式,因此要通过变压器ADTL2-18对VCO输出信号进行转换,且变压器输出端应接100 Ω差分阻抗匹配A/D的输入阻抗。A/D的输出为LVDS信号,所以在与FPGA连接时要注意100 Ω匹配电阻要靠近FPGA管脚。为保证ADC10D1000的输出不减

  少数据吞吐率,设计采用内部1:2Demux增加数据宽度的方法,即同时并行输出2组10位采样数据,及DDR模式在时钟上升沿和下降沿均输出数据的方法降低了时钟速率,使输出时钟频率降为时钟信号960 MHz的1/4,即240 MHz。

  为了在调试时,可以很方便地修改FPGA内部判定信号的幅度阈值,不用等待FPGA长时间的编译过程,在设计中加入DSP。DSP还可以校正相位差编码,确立相位差的零点。

  2.3 FPGA应用

  软件模块主要包括数字信道化过程和后续数据输出整理两部分。数字信道化部分主要由上述数学模型构建,包括:数据抽取、符号转换、多相滤波和IFFT。后续数据处理主要根据信道化结果得到频率和相位信息及对同时到达三路信号的判断。FPGA内部处理模块框图如图5所示。

FPGA内部处理模块框图

图5 FPGA内部处理模块框图

  2.3.1 数据抽取变换

  A/D输出的240 MHz高速采样差分信号进入FPGA。根据上述模型,若信道数K=16,则抽取倍数M=8,FPGA通过LVDS接口的串并转换实现8倍抽取。设计采用QuartusⅡ的LNDS模块完成信号的串并转换,降低信号及时钟速率。设计中将模块设置成INDS receiver形式,选择8倍转换因子,可得输出信号16组以及和A/D的随路时钟同步的60 MHz时钟。用该时钟作为全局时钟驱动后续所有处理模块。由于A/D采样输出信号为偏移二进制类型,需经符号变换模块后变为二进制补码类型。

  2.3.2 多相滤波器的设计与仿真

  多相滤波器组采用具有稳定系统、可以实现线性相位的FIR型数字滤波器。FIR原型滤波器的设计主要考虑采样频率fs、通带波纹rp、阻带衰减rs以及过渡带宽。例如采用fs=960 MHz,rp=0.1 dB,rs=63 dB,过渡带起始频率15 MHz,截止频率30 MHz,得到原型滤波器幅频特性曲线如图6所示。该低通原型滤波器的阶数为192阶,将原型滤波器分为32相,每相滤波器为6阶。由于采用50%交叠的结构需间隔插零,每相滤波器阶数增至12阶。设计使用程序编写乘法累加运算实现FIR滤波。FIR原型滤波器的系数通过MATLAB生成导出,量化后写入FPGA的滤波器程序中。


图6 原型滤波器幅频特性曲线

  2.3.3 IFFT运算

  IFFT运算采用按时间抽选的基-2算法。为了加快信号处理的速度,IFFT模块采用多级流水线设计,并且运算模块利用Quartus的宏产生。例如IFFT运算的核心蝶形运算可由Altmult_complex宏和lpm_add_sub宏实现。每次复数乘法会占用4个18x18 DSP乘法器资源,所以单路信道化的IFFT共需占用136个乘法器资源。

  2.3.4 信道输出

  因为输入的是实信号,经IFFT得到16个信道的子带信号。对每个信道采用旋转数字计算机算法(CORDIC)计算每个信道信号的幅度及瞬时相位。根据CORDIC输出的信号幅度判断信号是否存在以及信号的起始点和结束点,给出对应的包络脉冲。同时利用CORDIC输出相位根据瞬时相位差法计算频率。为了提升测频的准确度,用脉冲上升沿平稳后的连续4个无模糊的相位差平均值测频,输出载频编码。用两通道信号的CORDIC输出相位测算两通道信号的相位差,输出相位差编码。

  为了节省对外接口资源,最多只输出三路信号即同时处理三路不同信号,当某路信道上出现包络脉冲时才将该信道的频率码和相位差码输出,否则不输出。16个信道都要进行判断,确定是否输出。具体流程如图7所示,当判断不成立或者语句执行结束时,结束程序。

输出的判断逻辑流程图

图7 输出的判断逻辑流程图

  3 系统硬件仿真与结果分析

  本设计在EP3SE110F1152C4上完成了两通道的信道化过程、信号包络脉冲输出及对载频、相位差信息的编码输出。在硬件验证仿真时,用到了内嵌式逻辑分析仪——SignalTapⅡLogic Analyzer。它是一种调试工具,能捕获和显示FPGA中的实时信号特性,通过JTAG接口下载FPGA配置数据和上载捕获的信号数据,并在计算机中观察FPGA内部节点信号,使用户可以在整个设计工作过程中以系统级的速度观察硬件和软件的交互作用。FPGA芯片各项资源消耗情况如表1所示,共占用82%的资源,其中包括SignalTapⅡLogicAnalyzer所占用的资源。

表1 FPGA芯片各项资源消耗情况

FPGA芯片各项资源消耗情况

  A/D的采样精度直接影响后面的精度,因此首先对A/D进行性能测试。信噪比RSN定义为信号峰值点的功率与去掉零频以及前五阶谐波分量后的所有噪声的功率比值。信号噪声失真比SINAD定义为信号峰值点的功率与去掉零频后的所有谐波及噪声的功率比值,其值较信噪比小。无杂散动态范围SFDR定义为单信号输入时信号与最大的谐波或杂散的功率比值。

  实验一:输入信号频率为由信号源Agilent 83752A产生的正弦波,频率为720 MHz,幅度为-1 dBFS,采样频率为960MHz,从FPGA中导出采样数据作8 k点的FFT,得信号频谱如图8所示。

A/D输出720MHZ信号频谱图

图8 A/D输出720MHZ信号频谱图

  经计算得,信噪比RSN为47.5 dB,信号噪声失真比SINAD为46.3 dB,有效位数ENOB为7.4 bits,无杂散动态范围SFDR为59 dBc。

  实验二:用AgilentE4438C矢量信号发生器作为中频输入,输入载频为725 MHz,PRI=10μs,PW=2μs的脉冲信号测试结果如图9所示。图9中第一行表示输入信号经过LVDS降速后的输出波形,中间15行表示15个信道包络脉冲输出,倒数第二行表示有包络脉冲输出的那一路输出载频码,最后一行表示有包络脉冲输出的那一路输出的相位差码。


图9 输出界面

  由以上的分析可知,载频为725 MHz信号应该出现在705~735 MHz的第9信道上,输出载频码为725-480=245,DSP写入校正编码使输出的相位差码为0。由图9可看出,只有第9信道有包络脉冲输出,输出载频码为245,输出的相位差码为0,这与理论结果一致。

  实验三:用Agilent的E4438C矢量信号发生器作为中频输入,输入载频为725 MHz,PRI=10μs,PW=2μs的脉冲信号。用示波器同时采集输入中频脉冲信号和输出的信号包络脉冲,可得信号载频码和相位差码输出延迟时间,即整个系统延迟时间测试结果如图10所示。上边的一条线为输入的中频脉冲信号,下边的一条线为输出的信号包络脉冲,由图10可以看出系统延迟时间小于1.3μs,保证了系统的实时处理。

系统延迟时间

图10 系统延迟时间

  实验四:用一台Agilent的E4438C矢量信号发生器和两台Agilent的83752A作为中频输入,分别输入载频510MHz,PRI=100μs,PW=10μs;载频为720MHz,PRI=90μs,PW=8μs;载频为930 MHz,PRI=80μs,PW=20μs的三路脉冲信号。用示波器采集三路信号包络脉冲输出接口信号,可得系统对多信号处理结果如图11所示。最上边的线为第一路包络脉冲输出接口,中间的线为第二路包络脉冲输出接口,下边的线为第三路包络脉冲输出接口。当信号在时域交叠时,由不同的输出接口输出包络脉冲;否则在第一路输出接口输出。由图11可以看出系统完成了对同时到达多信号的处理。

系统的多信号处理结果

图11 系统的多信号处理结果

  4 结论

  本文结合工程实际,完成了960MHz的16通道数字信道化接收机的FPGA实现。采用多相滤波器的高速高效数字信道化结构实现的数字信道化接收机,既能保证宽瞬时带宽要求,又能达到实时处理的目的;与传统的数字信道化结构节省硬件资源,提高系统的整体工作性能。FPGA仿真结果表明该模型在FPGA上实现的可行性以及实用性,并且实现了预期的指标要求。


关键字:FPGA

编辑:eeleader 引用地址:http://www.eeworld.com.cn/FPGA/2011/1227/article_2806.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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