FPGA关于2.5D堆叠硅片技术的几个疑问

2011-11-02 15:58:31来源: 张国斌's blog

    近日,有68亿个晶体管,200万逻辑单元—世界最大容量、性能最高之FPGA 赛灵思Virtex-7 2000T 开始发货, 这是采用2.5D堆叠互联技术的芯片,有朋友担心这个堆叠技术会影响FPGA的散热、时序和软件开发问题,这里谈谈我的看法:   

    问题1:这种3D封装技术对ASIC而言,是不错的方法,但对FPGA而言,其缺陷是与生俱来的。首先FPGA的功耗很大,这种封装散热困难;

    我的看法:3D堆叠是使用TSV技术将多颗主动元件垂直堆叠在一起, 即主动和主动堆叠,这样的实现方式存在几个挑战,第一是主动元件的散热问题;第二是在高温状态下, 硅通孔(TSV)所产生的应力影响到周边晶体管的性能 (即周边和其它晶体管有快又慢, 不均衡, 影响整体性能)。这些挑战对于很多芯片供应商和晶圆厂来说,在未来2-3年内都没有可行的解决方案。

    赛灵思所采用的2.5D堆叠则是将主动元件堆叠在被动元件之上,即主动和被动堆叠,因为被动元件没有晶体管及电源,所以不存在散热以及TSV应力的挑战。另外,3D堆叠需要对现有的EDA工具进行非常大的改变来实现,而2.5D堆叠利用现有的布局布线和时序仿真工具即可。

    在看今天2000T的发布的时候,我们要明白,赛灵思的2.5D是非常超前的。无论是对于逻辑芯片还是非逻辑芯片, 3D堆叠技术根本没有成熟,还处在研究阶段,在主流的逻辑芯片上根本都还没有存在。目前只是在存储Memory上实现, 而且也是最近不久才刚刚宣布实现。此外, Memory 是简单的、规则的结构,相对比较容易实现堆叠。赛灵思是世界上第一个在逻辑芯片上实现堆叠技术的。 

    目前, 很多晶圆厂或半导体供应商包括赛灵思都在研究3D堆叠,但估计是未来2-3年后才会有真正的逻辑芯片。 

    问题2:Die之间的信号线时序和die内部的时序不一致,时序约束困难,时序敏感的模块必须约束到一个die内部.

    我的看法:在处理堆叠FPGA片与片之间的信号时序的时候是有一些规则的,比方说可以使用好的分区来约束关键路径。另外,无论有SSI堆叠与否,都应该用PlanAhead分区, 这个就应该是一个很好的习惯(平常就要用, 任何一个FPGA都要用PlanAhead来分区,不要因为堆叠而忘记了这个习惯)。这一点,我们的FAE就可以提供相应的支持。在我们的2000T 现场演示中,演示了一个运行在100MHz设计,该设计分区在4片FPGA上,利用率达到了85%。

    问题3:布局布线软件必须改变算法适应这种变化,由于没有先例需要白鼠

    我的看法:这一点无需多虑。 赛灵思已经成功地把Virtex 2000T 部署在了大型设计之上,而且在布线和PlanAhead方法上对于现有的ISE版本没有任何改动。正如上面所言,设计师需要做的工作就是做好分区的设计,以尽量减少出现跨片的关键路径(即将关键路径尽量约束在一个分区中)。我们的FAE会为客户提供相应的设计支持。

关键字:2.5D  堆叠硅片技术  FPGA

编辑:赵思潇 引用地址:http://www.eeworld.com.cn/FPGA/2011/1102/article_2691.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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