2.5D封装+28nm,FPGA迎来革 命性突破

2011-10-26 08:49:58来源: 电子工程专辑
68亿只晶体管、1,954,560个逻辑单元(容量相当于市场同类最大28nm FPGA的两倍)、305,400个CLB切片的可配置逻辑块(CLB)、21,550Kb的分布式RAM容量、以及2,160个DSP slice、46,512个BRAM、24个时钟管理模块、4个PCIe模块、36个GTX收发器(每个性能达12.5 Gbps)、24个I/O bank和1,200个用户I/O、19W功耗……是的,您没有看错,这一连串令人眼花缭乱的数字,就是赛灵思(Xilinx)日前宣布可正式供货的“世界最大容量”FPGA Virtex-7 2000T为我们呈现出的令人震撼的性能指标。

2010年10月,Xilinx高调宣布推出业界首项堆叠硅片互联技术(SSI,Stack Silicon Interconnect)。该公司全球高级副总裁兼亚太区执行总裁汤立人强调说,之前曾有厂商试图通过将两个或多个FPGA进行逻辑互联,创建出更大型的“虚拟FPGA”,最终实现复杂设计。但往往由于可用I/O数量有限,再加之FPGA间信号传输造成的时延限制性能,以及使用标准的器件I/O来创建多个FPGA之间的逻辑连接增加功耗等因素,这些努力都宣告失败。而SSI技术的核心则来自于赛灵思专利的ASMBL架构、微凸块技术以及TSMC的硅通孔(TSV)技术。


赛灵思Virtex-7 2000T在带宽、功耗、容量方面实现新突破

2.5D SSI的主要技术突破

Virtex-7 2000T是Xilinx采用台积电(TSMC)28nm HPL工艺(低功耗高介电层金属闸技术)推出的第三款FPGA。更重要的是,这将是“世界上第一个采用SSI技术的商用FPGA”。赛灵思方面将该项技术命名为2.5D SSI。汤立人坚持认为,2.5D并不意味着就比传统意义上的3D封装性能差。事实上,如果将逻辑单元与内存进行垂直堆叠(Vertical Stacking),也就是所谓的3D封装,现在面临着散热、RAM/Logic等有源层之间因为膨胀系数不同,导致内部应力不均,影响晶体管性能等多项重要挑战。“赛灵思同样看好不带中介层的完全3D IC堆叠技术前景,但从目前来看,该技术在整个产业中实现标准化还要花更长的时间。”

“我们的2.5D SSI结构采用并排式芯片布局,将4个经ASMBL架构优化的FPGA Slice并排排列在硅中介层上,Slice之间拥有超过10,000个过孔走线,时延仅为1纳秒。然后再通过微凸块将硅片连接至硅中介层。”汤立人进一步解释说,“由于采用的是大量低延时、芯片间互连,并连接至球形格阵列,从而也避免了垂直硅片堆叠方法出现的热通量和设计工具流问题。”

几项关键技术中,赛灵思专有的ASMBL架构是实现SSI技术的基础。在该基础之上,赛灵思又进行了三项重大改进:首先,每个芯片Slice接收自己的时钟和配置电路;其次,对走线架构进行了改进,通过对芯片进行表面钝化处理,实现了FPGA逻辑阵列内部布线资源的直接连接,绕开了传统的并行和串行I/O电路;最后,对每个芯片Slice进行进一步加工,形成微凸块,以便将芯片连接到硅基片上。与采用传统I/O相比,正是这项创新使连接的数量大幅增加,同时又显著降低了时延和功耗(与标准I/O相比,单位功耗芯片间连接功能可提高约100倍)。

来自TSMC的无源硅中介层也功不可没。汤立人介绍说,硅中介层最初是针对各种芯片堆叠设计方法而开发的,相当于硅片中一种微型电路板,其上并行放置多个芯片并相互连接。与有机或者陶瓷基片相比,硅中介层能够提供更好的互联几何构造(走线间距可缩小约20倍),以提供器件规模的互联层级,实现超过1万条芯片间连接。

通过结合使用硅通孔技术与受控的塌落芯片连接(C4)焊锡凸块,赛灵思得以将FPGA/中介层堆叠用倒装片组装技术贴装到高性能封装基片上。这种大节距硅通孔为并行和串行I/O,电源/接地、时钟、配置信号等提供了封装和FPGA之间的连接。

此外,为了打消部分人士担心因为芯片发热,造成中介层因此发生线路断裂而影响系统可靠性的顾虑,汤立人表示,“应力仿真模型还显示出堆叠硅片技术的另一项优势。与单片解决方案相比,硅中介层起到了缓冲作用,降低了低介电电介质应力,并提升了C4凸块的可靠性。另外,对堆叠芯片进行的广泛的热效应仿真显示,采用堆叠硅片互联技术的器件的热性能可与单片器件相媲美。”

赛灵思亚太区销售及市场总监张宇清补充说,采用堆叠硅片互联技术的另一个优势在于,堆叠硅片FPGA能够当作单片器件来使用,设计人员仅需创建并管理一个设计项目,堆叠硅片互联技术的布线对用户而言是透明的,用户可以使用标准时序收敛流程来进行设计构建和调试。而如果同时管理多个FPGA器件,就必然会涉及I/O多路复用及其他设计技巧,从而使实现贯穿多个设计的时序收敛变得极富挑战性。

同时,赛灵思的ISE设计套件将为基于堆叠硅片互联技术的FPGA产品提供设计指南。其中,设计规则检查(DRCs)和软件信息可引导用户实现FPGA芯片间的逻辑布局布线。此外,PlanAhead和FPGA Editor功能增强了基于堆叠硅片互联技术的FPGA器件的图示效果,有助于开展互动设计布局规划、分析及调试;另一方面,软件还可自动将设计分配到FPGA芯片中,无需任何用户干预。如果需要,客户可在特定FPGA芯片中进行逻辑布局规划。在没有任何此类约束的情况下,软件工具可让算法智能地在FPGA芯片内放置相关逻辑,并遵循芯片间和芯片内的连接和时序规则。



ASIC原型和模拟仿真成重要目标市场

为了让首批采用堆叠硅片互联技术的FPGA可以顺利走向量产,赛灵思与业界领先的供应商进行了五年多的共同研发,并在一系列测试平台上进行了广泛的可靠性测试,包括工艺模块开发与集成、可靠性评估、供应链确认、设计实现、中介层裸晶良品测试(KGD)以及微凸块电迁移(EM)规则验证等,而ASIC原型和模拟仿真将成为2000T的重要目标市场之一。

传统上,创建商用模拟仿真系统的公司或自己进行原型设计的团队一直是最大型FPGA产品的首批使用客户。汤立人表示,更大型的FPGA能够让这些厂商推出更高容量的模拟仿真系统,也能用较少的FPGA构建中低容量的系统,从而提升在该系统上运行的设计的整体时钟速度的同时,降低功耗和材料清单成本。“Virtex-7 2000T容量非常大,厂商甚至能够在单个 FPGA芯片基础上构建仿真器。由于设计运行的芯片数量减少,甚至只需要一个芯片,因此系统整体性能也能变得更快。”

另一方面,如何在提高下一代系统性能和功能的同时降低功耗,这是设备制造商面临的共同挑战。要想实现上述目标,一种途径就是通过系统集成,减少板上不同IC间的I/O接口数量,从而降低功耗。这是因为I/O接口数量以及I/O的性能与功耗成正比。设计性能越高,系统中IC数量越多,功耗也就越大。但问题也随之而来,过多的IC数量将导致在不同器件间进行设计分区的难度加大,延长开发周期,提高测试成本。

张宇清认为,对于那些之前在系统中采用多个FPGA的通信、医疗、测试测量、航空航天与军用以及高性能计算等领域的设计人员来说,Virtex-7 2000T将使其无需借助并行或者串行I/O,或者通过片外的PCB连线与相邻的FPGA 互联,即可充分享受到FPGA芯片内高带宽、低时延、低功耗互联机制的优势。


采用28nm进行ASIC系统原型和模拟仿真

关键字:2.5D

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2011/1026/article_2677.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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