Xilinx多种应用指南

2011-10-06 23:14:56来源: 互联网
    特别白皮书 – WP392:赛灵思灵活混合信号解决方案
  http://www.xilinx.com/cn/support/documentation/white_papers/wp392_Agile_Mixed_Signal.pdf
  
  业界领先的 28nm 7 系列高级 FPGA 已经通过前几代 FPGA 系列产品极大扩展了集成模拟子系统的功能。赛灵思 7 系列中的模拟子系统称为 XADC,其包含两个独立的 1 MSPS、12 位模数转换器 (ADC) 以及一个 17 通道模拟多路复用器前端。通过把 XADC 与 FPGA 逻辑紧密集成在一起,赛灵思推出了业界最灵活的模拟子系统。这种模拟与可编程逻辑的创新组合被称为灵活混合信号。
  
  XADC 与可编程逻辑的搭配使系统设计人员能够从其产品中轻松省去众多混合信号器件,其中包括电源监控与管理等辅助模拟功能;监控器、电压监控器与定序器;热管理;系统监测与控制;单通道与多通道 ADC;以及接触式传感器。可显著节省成本、板级空间与 I/O 引脚 – 尤其是那些存在面积与成本约束的设计或者大批量交付的设计,效果更加明显。集成解决方案的其它优势包括降低失效率 (FIT),简化存货管理以及消除成熟混合信号器件的潜在使用寿命终结问题。
  
  由 Anthony Collins 与 Robert Bielby 编写的这本白皮书介绍了利用 Artix™-7、Kintex™-7 与 Virtex®-7 FPGA 以及 Zynq™- 7000 可扩展处理平台 (EPP) 实现的 XADC 与灵活混合信号解决方案的优势与特性。
  
  XAPP875:用于高速串行 I/O 的动态可编程 DRU
  http://www.xilinx.com/cn/support/documentation/application_notes/xapp875.pdf
  
  当今的多业务光网络要求收发器必须能够适应广泛的输入数据速率。高速串行 I/O 具有内在的数据速率处理下限,可以防止轻易连接到低速客户信号。Paolo Novellini 与 Giovanni Guasti 在本应用指南中介绍的非整数数据恢复单元 (NI-DRU) 由查找表 (LUT) 和触发器组成,特别适用于 Virtex-5 LXT、SXT、TXT 与 FXT 平台中的 RocketIO™ GTP 与 GTX 收发器。NI-DRU 可以让数据速率下限降低到 0 Mbps,同时把上限提高到 1250 Mbps,从而使嵌入式高速收发器成为真正多速率串行接口的理想解决方案。
  
  NI-DRU 的操作设置(数据速率、抖动带宽、输入 ppm 范围和抖动峰值)可以动态编程,从而无需进行比特流重新加载或局部重新配置。基于同步外部参考时钟运行时,NI-DRU 支持小数过采样率。因此只需要一个 BUFG,并且与所设置的通道数量无关,即使所有通道都采用不同数据速率也无妨。
  
  鉴于参考时钟与输入数据速率之间缺乏关联,因此两个可选桶式移位器能够简化 NI-DRU 与外部 FIFO 或任何所需解码器之间的连接。第一个桶式移位器具有 10 位输出,其可以轻松连接到 8b10b 或 4b5b 解码器(均不包含在随附的参考设计内)。第二个桶式移位器具有 16 位输出,特别适用于 8 位协议,如:Sonet/SDH。用户还可以设计其它桶式移位器。
  
  XAPP459:把大摆幅单端信号连接到 SPARTAN-3 系列的用户 I/O 引脚时消除 I/O 耦合效应
  http://www.xilinx.com/cn/support/documentation/application_notes/xapp459.pdf
  
  由 Spartan-3、Spartan-3E 与 Spartan-3A 延伸器件组成的 Spartan®-3 系列支持异常强大、灵活的 I/O 功能集,因此它们能够轻松满足大多数应用的信号需求。您可以对这些系列的 I/O 引脚进行编程,以适应众多不同的单端信号标准。
  
  标准单端信号电压电平支持 1.2V、1.5V、1.8V、2.5V 与 3.3V。但是在许多应用中,接收信号的电压摆幅会超出用户 I/O 引脚的通常容许范围。最常见的情况是在使用标准单端信号电平的用户 I/O 引脚上接收 5V 信号。这种大摆幅信号的接收可能是出于设计要求,也可能是由于用户 I/O 受到严重正/负过冲的影响无意间造成的,无论用户 I/O 引脚编程“方向”如何,这种情况都有可能发生。
  
  Eric Crabill 编写的这份应用指南介绍了如何设计接收大摆幅信号。在一种解决方案中(以及存在严重正/负过冲的一般情况下),差分引脚对中的用户 I/O 之间有可能出现寄生漏电流,即使是按照单端 I/O 标准进行配置的用户 I/O 引脚也不例外。本应用指南介绍了在建议工况范围之外出现的寄生漏电流行为。
  
  XAPP486:速度高达 666 MBPS 时 SPARTAN-3E/3A FPGA 中的 7:1 串行化
  http://www.xilinx.com/cn/support/documentation/application_notes/xapp486.pdf
  
  Spartan-3E 与 Spartan-3A 延伸系列器件用于众多在速度高达 666 Mbps 时需要 7:1 串行化的应用中。本应用指南主要介绍在需要 4 位或 5 位传输数据总线位宽、操作速度高达每线 666 Mbps、转发时钟为比特率的七分之一的应用中使用的 Spartan-3E/3A 器件。此类接口通常用于平板显示器和汽车应用。(相关接收器设计的介绍敬请参阅 XAPP485,“速度高达 666 Mbps 时 Spartan-3E/3A FPGA中的 1:7 解串行化”,网址:http://www.xilinx.com/cn/support/documentation/application_ notes/xapp485.pdf。)
  
  这些设计适用于 Spartan-3E/3A FPGA,但不适用于最初的 Spartan-3 器件。有关此应用指南的设计文件主要针对 Spartan-3E 系列,不过 Spartan-3A 延伸系列也支持相同的设计方法。
  
  提供两个版本的串行器设计。在 Logic 版中,速度较低的系统时钟与速度较高的发射器时钟进行相位校准。而 FIFO 版,就其本身而言,则采用基于 block RAM 的 FIFO 存储器来确保两个时钟之间无任何相位关系要求。两个版本都采用是系统时钟 3.5 倍的发射时钟,同时采用双数据速率 (DDR) 技术使串行化系数达到 7。这样做的目的是让内部逻辑保持合理速度,并确保时钟生成不超出 Spartan-3E FPGA 数字频率合成器 (DFS) 模块的范围。
  
  Spartan-3E FPGA 的最高数据速率在 -4 速度等级时为 622 Mbps,而在 -5 速度等级时则达到 666 Mbps。Spartan-3A FPGA 的最高数据速率在 -4 速度等级时为 640 Mbps,而在 -5 速度等级时则达到 700 Mbps。
  
  两种器件的限制是 Stepping 1 硅片中 DFS 块的最高速度。
    
  XAPP1026(针对 AXI4 的更新):轻量级 IP (LWIP) 应用实例
  http://www.xilinx.com/cn/support/documentation/application_notes/xapp1026.pdf
  
  本应用指南讲解如何使用轻量级 IP (lwIP) 这种针对嵌入式系统的开源 TCP/IP 网络协议栈来开发基于赛灵思 FPGA 的应用。赛灵思软件开发套件 (SDK) 提供的 lwIP 软件经过定制化处理,可在包含 PowerPC® 或 MicroBlaze™ 处理器的赛灵思嵌入式系统中运行。
  
  仅以 MicroBlaze 为例,本文作者 Stephen MacMahon、Nan Zang 与 Anirudha Sarangi 介绍如何利用 lwIP 库来增加嵌入式系统的网络功能。他们特别介绍了四种应用的开发步骤,即:响应服务器、Web 服务器、TFTP 服务器和收发吞吐量测试。作者针对 AXI4 接口更新了本应用指南。文件包含了针对赛灵思 ML605、SP605 和 SP601 FPGA 入门套件板的 PLB 与 AXI4 参考系统。

关键字:白皮书  XADC  模数转换器

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2011/1006/article_2588.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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