基于FPGA的信道化接收机

2011-09-24 08:50:34来源: 互联网 关键字:FPGA
    现代电子战场的电磁环境复杂多变,信号环境朝着密集化、复杂化、占用电磁频谱宽带化的方向发展。另一方面,采用阵列天线对接收信号进行信号参数估计,是电子侦察系统中常规的技术手段之一。因此,宽带阵列接收系统有着广泛的应用前景。传统的宽带阵列接收机用多台单通道接收机并行工作,并行的同时接收不同频点上的信号来达到全频域覆盖的目的,也可以用多通道接收机多个通道并行同步的工作来实现,前者增加了系统成本和让整个并行系统同步工作的复杂度,后者当信道数比较大和指标要求比较高时,信号处理的复杂度和器件实现的可行性要求很高。基于多相滤波的数字信道化阵列接收机在通信类电子战中对跳频信号的快速搜索以及雷达对抗中对捷变频雷达信号的全概率截获等表现出很高的潜在研究和应用价值。

  1 系统组成

  该系统设计是基于多相滤波的信道化原理,对宽带阵列接收机进行设计,实现在单板上同时处理3路中频70 MHz,带宽30 MHz的模拟信号,其中子信道带宽仅25 kHz,有利于后端模块进行精细化信号分选和处理,信道化多相因子为8。带外抑制大于55 dB。系统还可以将阵列中某一路子信道数据通过PCI接口上传到PC机显示信道化结果。系统具有完善的时钟方案,多板连接时,可达到阵列天线的同步要求。另外,由于系统大部分数字信号处理都是在FPGA中完成,所以整个系统具有功耗小、体积小、成本低、操作灵活的特点。图l为信道化阵列接收机的系统框图。


  2 硬件电路设计

  该中频数字接收机的硬件设计原理图如图2所示。中频信号经过单端转差分电路以差分信号形式输入到模数转换器,AD*5将模拟信号转换成数字信号送入FPGA中进行处理,其中一片的处理结果通过PCI上传到PC机显示,两片时钟分配器件分别提供系统需要的多路单端和差分时钟。


  2.1 系统时钟设计

  系统的时钟由一个晶振产生,也可以由外部提供。本系统采用102.4 MHz的晶振。晶振需要同时给FPGA和AD*5提供时钟,为了防止其驱动力不足,设计中采用了CYPRESS公司的高速时钟分配器件CY2309,而AD*5的时钟输入为差分(LVPECL)形式,倍频器件ICS8735可以提供LVPECL电平的差分信号。所以晶振输出的102.4 MHz时钟首先通过时钟分配器件CY2309将其分为5路,每路均与输入相同,其中3路直接提供给3片FPGA,一路接到时钟输出接口,供下级板子使用,一路经过驱动器件ICS8375转为3路差分时钟提供给3片AD*5作为采样时钟。由于CY 2309和ICS8375都是零延迟器件,这样可以使多板之间保持时钟同步,减小因延迟带来的误差。

  2.2 AD采样电路设计

  本系统采用的模数转换器是AD*5(14位),其最高采样率为105 MS/s,在中频为70 MHz时的SNR是73.5 dB,SFDR是89 dBc,模拟带宽高达200 MHz。

  AD采样率为102.4 MS/s,采样时钟要求质量高且相位噪声低,如果时钟信号抖动较大,信噪比容易恶化,很难保证有效采样位数的精度。在布线时,应保证从晶振到时钟输入脚距离尽量短并且在其周围用地包围起来,提供充分的最短回流路径,采样电路与其他数字电路尽量隔离。模数混合电路设计时采用了分区不分割的方案,以提高系统的电磁兼容性。在整个采样电路下应大面积敷铜接地,以降低可能受到的电磁干扰,同时也可降低对其他电路的干扰。为了优化性能,时钟信号采用差分形式供给,要求交流耦合。

  2.3 FPGA部分设计

  FPCA器件选用了Altera公司StratixⅡ系列的EP2S60。StratixⅡ器件采用基于1.2V、90 nm的先进的SRAM工业制造,功耗低。EP2S60F6 72有48 352个ALUT,等价LE*40个,2 544 192 bit RAM,18x18的乘法器144个,12个PLL

  FPGA配置器件选择的是EPC16,采用同步并行配置方式(FPP)加载FPGA,用JTAG的方式可以给级联的3片FPGA依次加载程序,也可以给EPC-I6加载程序。

  3 FPGA内部信道化模块实现

  基于多相滤波的信道化模块是本系统的重点。根据文献,多相滤波信道化结构如图3所示。


  图3中分支上的信号xk(n)与输入信号x(n),以及分支滤波器Ek(n)与原型低通滤波器h0(n)之间的关系为:xk(n)=x(nD-k),Ek(n)=h0(nD+k)k=0,1,…,D-1。所以,进入分支上的数据与分支滤波器系数各是输入信号和原型低通滤波器系数的延时抽取得来。分支滤波器的长度定义为多相因子,本系统的多相因子为8。

  多相滤波的原型低通滤波器由MATLAB产生,采用函数REMEZ优化FIR滤波器估计算法,这里设计出来的滤波器通带截止频率为12.5 kHz,过渡带宽为11 kHz,阻带衰减为一100 dB。阶数为16 383阶。

  图3所示的基于多相滤波器组的高效信道化结构,具有以下几个优点:1)各个支路共用一个低通FIR滤波器,减小FPGA用于存储系数的RAM资源;2)DFT可以用快速傅里叶变换FFT实现,提高计算效率;3)由于采用多相滤波结构,计算量上极大地减少,可实现性增强。这些优点为信道化结构的工程实现提供很好途径。

  4 测试结果

  系统输入测试信号为单频正弦信号,VPP为1 V,信号经过AD采样,DDC,信道化后,数据结果经过PCI上传给PC机作分析和显示。

  用Microsoft Visual C++6.0制作的界面中:横坐标是信道号,纵坐标是归一化功率值(dB),以数据形式显示的内容有:信号功率最大值对应的信道号、子信道输出相对于输入幅度的dB值以及相邻的两个信道的dB值。如图4和图5所示,输入信号频率分别为70 MHz,70.025 MHz,经过信道化后,在对应的信道号上都能输出谱线,频率分辨率达到25 kHz。经过多次重复测试,系统对相邻信道的带外抑制都达到55 dB以上。



  5 结论

  该系统主要器件包括AD*5、EP2S60,其中AD6*实现ADC,EP2S60负责系统控制、通信、算法实现,最终来实现了信道化接收功能。因此,该系统具有高度的灵活性和很强的通用性,可通过软件的重载或升级完成不同指标要求、不同模式的系统结构。在多板连接时,可以构成一个更大的阵列系统,可以用于DOA和DBF。


关键字:FPGA

编辑:eeleader 引用地址:http://www.eeworld.com.cn/FPGA/2011/0924/article_2565.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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