多重创新技术引领28nm潮流

2011-08-23 17:33:45来源: 中国电子报

  从2010年初可编程领域首次超越CPU企业率先宣布进入28nm工艺节点开始,可编程平台的领导厂商赛灵思公司就没有让28nm的舞台冷场过,尤其是今年3月率先交付全球第一个28nm芯片—Kintex 7 325T,6月再次交付Virtex-7 485T所展示的强大的执行能力,不仅让其从竞争中脱颖而出,而且也让关注工艺进步和设计创新的整个电子行业对28nm的广泛应用充满期待。

  多重创新应对三大挑战

  进入28nm不仅只是工艺的提升,重要的是要解决阻碍FPGA进一步发展的三大挑战:首先是功耗的挑战,其次是提高系统的集成度,第三是提高设计效率。

  赛灵思公司亚太区销售及市场总监张宇清对记者表示,过去一年中,赛灵思在28nm方面有很多前所未有的创新:功耗上降低了一半,和最接近的竞争对手比则降低了30%;尺寸上更小,电压降低到0.9伏~1伏,性能并没有减少;成本平均比上一代下降50%。

  降低功耗是赛灵思28nm产品的首要目标。“客户的反馈也表明降低功耗是他们第一考虑的问题,因此也成为我们28nm研发最重要的课题。”张宇清说。赛灵思针对功耗进行了很多创新,从静态功耗、动态功耗和I/O功耗三个层面多重降低系统的整体功耗。张宇清介绍,降低静态功耗主要是通过工艺技术来实现的。赛灵思在工艺选择上,没有选择传统的高性能(HP)和低功耗(LP)工艺,因其产能风险比较大,良率不容易满足,且不能同时兼顾高性能和低功耗。赛灵思和台积电一起研发的28nm高介电层金属闸(HKMG)采用高性能低功耗工艺(HPL),在两种传统工艺上取得平衡,在性能上和HP相比没有太多差别,但功耗却降低了一半多。此外就是在设计的时候用不同的氧化层厚度电极管,这样功耗会更加优化。

  “在动态功耗上有很多线路设计的方法,包括时钟门控制、逻辑门控制、不带反转的逻辑临时断电,赛灵思通过工艺微缩、硬模块优化等来实现动态功耗的降低。”张宇清解释说,“在I/O功耗控制上,一般是双向使用的,但是当单向使用的时候,可以断掉另外一个方向的电——这完全是一个智能的优化环境。还有一些锁相环,不运行的时候也自动断电。此外,还有动态可重配置技术,在FPGA设计中,可以在局部进行实时的配置,有些模块不变的就固定,有些模块可以实时控制的在用完后跳入下一个模式,这样可以非常有效地降低功耗。”因此最后的结果是,I/O功耗降低了30%,动态功耗降低25%以上,静态功耗降低了65%,总体功耗降低了一半。

  在提高集成度方面,赛灵思首次在FPGA中采用3D IC技术的堆叠硅片互联(SSI)技术,可以把不同工艺节点的芯片堆叠在一起。这种技术可以让40nm和28nm芯片堆叠,数字和模拟IC堆叠。凭借这一技术,赛灵思引领整个可编程行业一举超越摩尔定律。“以前采用金属线互联时存在延时大,占用I/O资源等弊端。SSI技术则是通过把芯片堆叠在中介层,用穿孔技术互联,这样就能将延时控制在一纳秒以内,且不占用I/O资源。而且硅中介层可以是65nm的,工艺非常低。此外,传统金属连线最多只能有1300多条连线,但堆叠硅片互联技术可达到1万多条。”张宇清表示。

  在提高设计效率方面赛灵思也不遗余力。赛灵思在开发业界第一个28nm FPGA平台的同时也改进了赛灵思ISE设计工具,最新版的ISE 13.2专门针对7系列FPGA优化,实现了更快速的运行时间以及最多采用200万个逻辑单元的设计。赛灵思可在数小时内为一款7系列目标设计平台构建一个百分百可用的设计,并展现7系列器件的强大优势。“未来会有更多整合、更多集成,从布局、综合、布线、仿真到上板调试,如何优化工具的运行速度是很重要的,并且运行的时候要尽量少占用资源。在28nm FPGA产品,我们的运行速度提升了30%。以后百万逻辑门将可以控制在几个小时甚至一个小时之内,这是未来的目标。”张宇清指出。

  这些前所未有的创新使赛灵思28nm产品在性能相当的前提下,功耗比上一代FPGA降低一半,成本平均比上一代下降50%。

关键字:赛灵思  FPGA  28nm

编辑:冀凯 引用地址:http://www.eeworld.com.cn/FPGA/2011/0823/article_2431.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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