基于89C55和FPGA的频率特性测试仪

2011-08-19 13:36:38来源: 互联网 关键字:FPGA  频率特性测试仪
    频率特性是一个系统(或元件)对不同频率输入信号的响应特性,是一个网络最重要的特性之一。幅频特性和相频特性综合称为频率特性。测量频率的方法有点频法和扫频法。传统的模拟式扫频仪价格昂贵、体积庞大,不能直接得到相频特性,给使用带来诸多不便。为此,设计了数字扫频式频率特性测试仪

  1 方案论证与选择

  1.1 方案的选择

  1.1.1 信号发生模块

  方案1:采用模拟分立元件或单片压控函数发生器。可同时产生正弦波、方波、三角波,但由于元件分散性太大,产生的频率稳定度较差、精度低、波形差,不能实现任意波形输出。

  方案2:采用传统的直接频率合成器。这种方法能实现快速频率变换,具有低相位噪声以及所有方法中最高的工作频率。但由于采用大量的倍频、分频、混频和滤波环节,导致直接频率合成的结构复杂,并且它也无法实现任意波形输出。

  方案3:采用锁相式频率合成器。锁相式频率合成是将一个高稳定度和高精度的标准频率经过加减乘除的运算产生同样稳定度和精确度的大量离散频率的技术,它在一定程度上解决了既要频率稳定精确,又要频率在较大范围可变的矛盾。但由于锁相环本身是一个惰性环节,锁定时间长,故频率转换时间长,频率受限。更重要的弱点是,不能实现任意波形的功能。

  方案4:采用直接数字频率合成器(DDFS)。DDFS技术以Nyquist时域采样定理为基础,在时域中进行频率合成,它可以快速改变频率,并且通过更换波形数据可以实现任意波形功能。DDFS相对带宽高,输出相位连续,频率、相位和幅度均可以实现程控。充分利用FPGA内部资源,在其内设置所有逻辑电路实现DDS合成,理论上可达MHz,100 kHz的频段要求很容易实现,而且省去大部分硬件,只需D/A转换输出,避免硬件电路的分部影响。

  为尽量减轻硬件负担,充分利用数字资源,在满足应用要求的基础上,选择方案4,在FPGA内部实现频率合成。

  1.1.2 被测网络

  方案1:直接利用阻容双T网络。可以通过改变电容电阻的参数改变中心频率,但其传递函数形式已经固定,带宽大概是中心频率的4倍,Q值固定为0.25,陷波效果较差。

  方案2;采用改进双T网络,网络输出经过射级跟随器反馈回网络,可以限制带宽,容易实现应用要求。为此选择方案2。

  1.2 系统总体实现方框图

  系统方框图如图1。

a.jpg

  2 理论分析与计算

  2.1 DDS原理分析

  DDS是一种应用数字技术产生信号波形的方法,主要组成:相位累加器、波形存储器、D/A转换器和低通滤波器。基本工作原理是:在参考时钟信号的控制下,通过由频率控制字K控制的相位累加器输出相位码,将存储于波形存储器中的波形量化采样数据值按一定的规律读出,经D/A转换和低通滤波后输出波形。其FPGA内部实现框图如图2所示。   

b.jpg

  通过DDS技术实现频率合成前需要确定DDS的主要性能参数:

  设参考频率源频率为fclk,采用计数容量为2N的相位累加器(N为相位累加器的位数),频率控制字为M,则DDS系统输出信号的频率为fout=fclk/2N×M,频率分辨率为△f=fclk/2N。若选取晶振频率为40 MHz,频率控制字为24位,相位累加器的位数为31位,此时的DDS模块逻辑框图如图3所示,这样的理论输出频率范围为0.02 Hz~312 kHz,步进约为0.02 Hz(40 MHz/231)。

c.jpg

  2.2 双T网络

  双T网络可看作由一个T型低通网络和一个T型高通网络组成。低通网络如图3所示。将其中的电阻、电容全转换成阻抗表示。传递函数H(jω)为:  

d.jpg

e.jpg

  2.3 相位测量

  此模块采用多周期同步计数法。对输入信号周期进行填充式脉冲计数,具体做法为:利用D触发器产生一个宽度为整数个被测信号周期的同步闸门信号,将同步闸门信号和时钟脉冲信号相与后送入计数器1进行记数,计数值为N1;将同步闸门信号、鉴相脉冲和时钟脉冲三者相与后送入记数器2进行记数,计数值为N2,相位差为φx=(N2/N1)×180。这样可使量化误差大大减小,测量精度得到提高,如图5所示。

  闸门的设置、脉冲间的运算、计数等问题在FPGA内部实现可增加系统的灵活性和测量精确度,并可减轻硬件方面的工作量。

[1] [2]

关键字:FPGA  频率特性测试仪

编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2011/0819/article_2421.html
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