基于FPGA的时统模块可靠性设计

2011-07-25 12:53:00来源: 互联网 关键字:FPGA  PCB  EMC
   

摘要:文章从FPGA逻辑编程设计技术、EMC技术、高速电路PCB设计技术等几个方面介绍了时统接收处理模块的抗干扰设计及其实现方法,实现了同步脉冲的提取、对时功能、自守时、脉宽调制等功能,提高了同步精度和抗干扰性。解决了传统时统模块定时精度不高、设置固定只能满足单一需求等问题。
关键词:同步精度;可编程门阵列;时统;紧凑型PCI

    高可靠性永远是计算机系统中必不可少的重要需求,尤其是对于整个系统中用来产生统一时间信号的专用设备来说,其可靠性和精准性非常重要。时统模块的功能就是保证整个系统处在统一时间的基准上,它接收时统站发来的时间信号,完成与时统站送来时间信号的同步,同时回送一路供时统站延时检查和解调检查用,并向测控设备发送所需要的各种频率信号、时间信息和各种采样脉冲信号,来确保测控设备的定时与靶场的时间基准保持一致。
    时统信号对信号噪声非常敏感,因此时统模块设计最关键的技术就是抗干扰技术。本系统采用大规模可编程逻辑器件实现修时、分频、产生时间信号和各种同步信号,以使时统接口模块集成度更高、可维护性增强;还充分考虑了EMC设计、时统信号的远距离传输;并且进行了
PCB仿真设计。

1 FPGA实现数字滤波抗干扰
    大规模可编程逻辑器件(FPGA)的出现,为解决计算机系统抗干扰问题开辟了新的途径,运用FPGA实现数字信号的滤波是一种高效可靠的方法,解决了传统的应用系统中,滤波部分要占用较多的软件资源和硬件资源的问题。而且FGPA具有编程方便、集成度高、速度快等特性,可反复编程、擦除、运用,在不改动硬件设计的情况下,可实现不同的功能需求。该时统模块在FPGA内部实现了同步脉冲的提取、对时功能、自守时、脉宽调制等功能。
1.1 脉冲的提取
    脉冲的提取主要包括脉冲识别、中断源判断等。为保证时统信号的精确识别,防止丢帧、误判,须要对信号整形,适当展宽。在FPGA中运用反相器对信号整形,运用信号上升沿触发D触发器输出高电平去提起中断,在CPU主板响应中断后,通过控制D触发器清零端将输出的高电平拉低。以此防止非正常情况的出现。通用时统接收处理模块设计了多路时统接收电路,可同时采集多路外部授时信号,在同时工作的情况下,系统可得到多种不同的时间信息。因此,设计时需要能精确地识别这几路不同的中断源。CPCI系统只能分配给每个CPCI设备一个中断号,使得各路中断源都要通过这一个中断号向CPU主板提起中断。设计流程中可以运用FPGA内部寄存器来识别各路中断源。如图1所示。4路信号用寄存器74373的低啦识别,在系统响应中断后,随即读取寄存器,根据寄存器位的值,判断是由哪路信号源提起的中断。屏蔽信号用于系统关断任一路中断信号源,根据需要,可用软件屏蔽一路或多路信号源,未被屏蔽的信号进入中断产生器,输出中断信号,发起中断申请。  CPU主板收到时统模块的中断请求后,做出响应,系统软件根据中断响应输出时间信息。

c.JPG

1.2 信号内部调理
    信号在FPGA器件内部通过连线和逻辑单元时,都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关,同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。
    由于存在这两方面因素,当多路信号的电平值发生变化时,在信号变化的瞬间,组合逻辑的输出有先后顺序,并不是同时变化,往往会出现一些不正确的尖峰信号,这些尖峰信号称为“毛刺”。在本时统接收处理模块处理单元的状态机设计中,采用格雷码计数器取代普通的二进制计数器,这是因为格雷码计数器的输出每次只有一位跳变,消除了竞争冒险的发生条件,避免了毛刺的生。毛刺并不是对所有的输入都有危害,例如D触发器的D输入端,只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间,就不会对系统造成危害,我们可以说D触发器的D输入端对毛刺不敏感。根据这个特性,在本时统模块处理单元设计中尽可能采用同步电路,这是因为同步电路信号的变化都发生在时钟上升沿,只要毛刺
    不出现在时钟的上升沿,并且不满足数据的建立和保持时间,就不会对系统造成危害(由于毛刺很短,多为几ns,基本上都不可能满足数据的建立和保持时间)。在本设计中,将有毛刺的外部输入时统信号经过两次D触发器触发,利用其对毛刺不敏感的特性,两次经过同步触发,将毛刺消除,亚稳态产生的机率变得特别低,不过信号将要延迟两个时钟周期,即40ns,两个时钟周期相对于一般时统模块μs级的精度要求来说是微不足道的,因而该方法对同步时钟精度可以认为无影响。
1.3 自守时设计
    守时是指外部授时信号中断或受阻时,模块可以自行产生频率相同且脉冲沿一致的信号维持系统时间信息。在外部授时信号正常时,由其发起中断取得系统时间信息,无外部授时信号时,需由模块自行产生的信号自动接替外部授时信号的工作,同时用来维持时统信号输出,保证全系统的时间不中断。对于外部时统输入的时钟,为了定时精确,在FPGA处理单元设置5个状态,包括空闲态、A1、A、B1、B等状态,A和B分别为接收到的时统信号低和高,A1、B1分别为接收到的时统信号的第一个低和高。

    本板通过调线可以设置外部输入有效电平(为高或为低),假设有效电平设置为高,其外部时统输入的同步状态机如图2所示。本时统模块在上电状态初始化时便启动全局计数器,当在A1状态或在A状态,以板载温度补偿晶振产生的精确的32MHz时钟(误差<1Hz/32MHz)对输入时统进行循环计数直到A1或A状态改变,计数值为Count,在Count基础上分别加上SET-Offset,SET+Offset便可以设置下一个时统时钟周期上升沿调变在允许误差范围内的计数最小和最大允许值,其中SET为32MHz时钟对一个完整时统周期的计数值,Offset为门限误差。以移动标尺方式对下一次外时统输入的沿调变设置了允许误差范围。如果在此限定的计数范围内出现一次上升沿跳变,说明此时有外时统输入,该时统信号是有效的,并依据此上升沿作为同步,向外提供各种同步时统信号,同步误差为一个计数周期,即20ns。假如在此限定的计数范围内没有出现上升沿跳变,则产生一个错误标志位。说明没有外时统信号输入,或者外部输入时统信号无效,此时经由板载温补晶振产生的32MHz分频后,产生所需要的各种时统信号,对外转发,做到自守时功能。一旦有有效的外部时统输入,便可进入同步状态。若没有有效时统输入,立即转入自守时状态。

a.JPG


 

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编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2011/0725/article_2355.html
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北京航空航天大学教授,国内最早从事复杂数字逻辑和嵌入式系统设计的专家。

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