音频交换混合矩阵设计与实现

2011-07-01 09:38:53来源: 21世纪电子网 关键字:音频交换混合矩阵  音频矩阵  FPGA
     音频交换混合矩阵是各种会议、演播、指挥系统的核心设备,连接不同的音频输入、输出设备,实现音频的交换及混合功能,并实现音频信号的控制与调度。
  传统的音频矩阵通常基于模拟开关电路设计,设计复杂,实现难度较大,不适合构建中大规模交换矩阵。而且,大多数矩阵不具备音量调节及信号混合功能,需要配合调音台、信号混合器设备使用。

  本文提出一种基于FPGA ( Field ProgrammableGate Array)的音频交换混合矩阵的设计方案。该方案以交换技术原理为基础,采用数字音频信号采样及处理技术,构建交换混合矩阵,实现了16 ×16路音频信号的交换、混合;设计及实现难度小,且可根据系统需求裁减或增加系统交换容量、设置音频信号采样精度及采样速率;每路输入、输出信号的音量可以独立进行控制;还具有输入输出延时低、信道间隔离度高、音质好的特点。

  1 音频交换混合矩阵的数学模型

  1. 1 交换系统原理

  交换技术源于电话通信,其基本任务就是在大规模网络中实现各用户之间信息的端到端的有效传递。交换技术的原理就是通过设置好的路径,将源端的数据可控地发往目的端。

  对于音频系统,交换即指将音频信号从输入端经过一系列节点转发到输出端。

  1. 2 交换混合矩阵数学模型

  基于2. 1所述交换技术原理,可构建交换系统的一般数学模型。将多输入输出的交换系统抽象为一个矩阵P,其输入和输出信号抽象为两个向量( x,y) ,交换系统实现的功能就是将输入向量通过矩阵的运算转换为输出向量:


  其中pij ∈[0, 1 ],代表输入与输出的对应关系。n和m 分别代表输入和输出信号个数。当n = 1时,该系统为单输入系统;当n > 1时,该系统为多输入系统。

  当m = 1时,该系统为单输出系统;当m > 1时,该系统为多输出系统。

  对于一个音频交换混合系统, pij即代表了某路输入与某路输出的对应关系,以及音量信息。最终,单独的某路输出信号yj 可以表示为:



  本方案的核心技术,是将多路模拟音频输入信号转换为数字输入向量,并构建数字交换混合矩阵,通过对矩阵的运算得到数字输出向量, 并将输出向量转换为模拟音频输出信号,分配至各输出端口,最终实现音频交换混合矩阵。

  在此,设向量A、B 分别为输入和输出音量控制向量,矩阵Q 为控制矩阵,则交换矩阵P变换为:


  综上,构建起系统的最终数学模型为:


 

 其中qji = 0, 1。

  由式(4)可知,第j路输出的最终结果yj 为:


  2 系统方案设计概述

  2. 1 系统信号流程

  根据式( 4)及式( 5) , 可构建出系统信号流程图,如图1所示。

交换混合矩阵系统信号流程图
图1 交换混合矩阵系统信号流程图。

  ai 和bj 由音量控制芯片来实现,数/模及模/数转换分别由专用芯片来实现,矩阵Q 和多路加法器由FPGA来实现。

  系统交换容量设定为16 ×16, 即n = 16, m =16。针对不同系统需求,可扩展或缩减交换容量。

  2. 2 系统硬件设计

  由系统信号流程图可知,系统总体的硬件模块由输入音量控制、数/模转换、交换混合矩阵、模/数转换、输出音量控制等组成。系统总体硬件模块框图如图2所示。

交换混合矩阵总体硬件模块结构框图
图2 交换混合矩阵总体硬件模块结构框图。

  输入音量控制芯片选用PGA4311,其增益调节范围为31. 5 dB~ - 95. 5 dB。使用SPI总线对其进行控制。

  输入模/数转换芯片选用PCM4204,该芯片采用IO接口控制工作模式和参数。具体设置方式见文献。

  输出数/模转换及音量控制芯片选用PCM1681,工作于从机方式,使用I2C接口对其进行控制。具体设置及使用方法见文献。

  通过对模/数及数/模转换芯片的设置,可以根据系统需求调整数字音频信号的采样精度及频率。

  本文所述方案实例的采样频率为97. 7 kHz,采样精度为24 bit,采用左对齐PCM编码方式传输,其传输时序图如图3所示。

PCM编码传送时序(左对齐)

图3 PCM编码传送时序(左对齐)。

  2. 3 FPGA及其程序设计

  FPGA内部包含串/并转换、交换矩阵、混合、并/串转换、时钟模块和矩阵控制模块,其内部模块框图如图4 所示。FPGA 选用Altera的EP2C35 芯片,其具体参数见文献。

  2. 3. 1 时钟模块

  时钟模块的功能是为串/并、并/串转换模块提供统一的全局时钟。系统需要的时钟信号有三种,分别是:系统时钟( SCK) 、位时钟(BCK)和声道时钟(LRCK) ,各时钟频率由采样频率( fS )决定:


 

FPGA内部模块框图
 

图4 FPGA内部模块框图。

  本系统中,采样频率fS 为97. 7 kHz,通过一个50MHz的外部时钟信号分频产生上述各个时钟。

  在模块内建立一个9 bit累加计数器Q,在时钟信号的上升沿完成一个递增计数, 当数值计到满值111111111时, 在下一个时钟周期将Q 置0。将XCLK、BCK、LRCK输出分别连接到计数输出的第0、第2和第8位,并将第3 - 第7位合并成另一个计数输出S_Count,用于控制串- 并和并- 串转换的位计数。所以,实际生成的fSCK为25 MHz, fBCK为6. 25MHz, fLRCK和fS 为97. 7 kHz。

  2. 3. 2 输入串/并转换模块

  该模块负责将PCM4204输入的串行PCM编码转换为并行数据,送入交换矩阵模块进行处理。模块内部建立通过一个32 bit移位寄存器( S_Buf) ,用来存储串行数据,根据声道时钟(LRCK)的动作来控制并行输出。串/并转换流程如图5所示。

串/并转换流程图

图5 串/并转换流程图。

[1] [2]

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编辑:北极风 引用地址:http://www.eeworld.com.cn/FPGA/2011/0701/article_2247.html
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